التطور التقني: مقارنة PCIe 5.0/6.0/7.0 - من تكرار البنية إلى معيار جديد للتوصيل البيني لحوسبة الذكاء الاصطناعي.

مع الانتشار السريع لنماذج الذكاء الاصطناعي الكبيرة والحوسبة عالية الأداء ومراكز البيانات واسعة النطاق، أصبح الاتصال البيني للإدخال/الإخراج عالي السرعة هو عنق الزجاجة الأساسي للبنية التحتية للحوسبة. كمعيار عالمي للحافلات عالية السرعة، تطورت PCIe عبر أجيال متعددة. يحقق الانتقال من PCIe 5.0 إلى 6.0 إعادة بناء البنية الأساسية، ويتحرك PCIe 7.0 نحو زيادة سرعة الحد الفعلي. هذه الأجيال الثلاثة ليست مضاعفة معدل بسيطة، ولكنها تمايزات شاملة في خارطة الطريق الفنية وآلية الإشارة وسيناريوهات التطبيق. استنادًا إلى المواصفات الرسمية والممارسات الهندسية، تحلل هذه المقالة بعمق الاختلافات الأساسية للأجيال الثلاثة من PCIe، مما يوفر مرجعًا موثوقًا لاختيار حلول التوصيل البيني عالي السرعة.

المواصفات الأساسية لثلاثة أجيال

صعوبة التصميم

PCIe 5.0 هو النهاية النهائية لترميز NRZ التقليدي، وهو حل التوصيل البيني القياسي لخوادم الذكاء الاصطناعي الحالية ووحدات التخزين المتطورة وبطاقات الشبكة 400 جيجا. إنه يرث ناقل الحركة ذو المستويين PCIe 3.0/4.0، حيث يرسل 1 بت لكل دورة إشارة. مخطط عين الإشارة مكتمل بقدرة قوية على مقاومة التداخل. يحتفظ ارتفاع العين البالغ 15 مللي فولت وعرض العين 9.375 ps بهامش كافٍ للأجهزة. يمكن لميزانية خسارة القناة البالغة 36 ديسيبل أن تتكيف مع الإرسال التقليدي لثنائي الفينيل متعدد الكلور واللوحة الإلكترونية المعززة، ويمكن نشرها بثبات دون أجهزة إعادة ضبط معقدة.

في طبقة البروتوكول، يتم اعتماد التشفير 128b/130b بدون FEC. يتم تحقيق معدل خطأ بت منخفض للغاية من خلال جودة الإشارة الأصلية، مع زمن وصول منخفض وتوافق قوي. تتطلب المعادلة فقط 3 نقرات DFE وCTLE الأساسية، مع عتبة تصميم معتدلة وتكلفة يمكن التحكم فيها. إنه الحل الأفضل الذي يوازن بين الأداء والاستقرار وتكلفة النشر، ويغطي السيناريوهات الكاملة بدءًا من الحوسبة الرائدة للمستهلك وحتى الحوسبة على مستوى المؤسسة.

PCIe 6.0: ثورة معمارية، مستجمعات المياه في التوصيل البيني عالي السرعة في عصر الذكاء الاصطناعي

إذا كانت الأجيال السابقة متكررة تحت نفس البنية، فإن PCIe 6.0 عبارة عن إعادة بناء شاملة من الطبقة المادية إلى طبقة البروتوكول، والتي تعتبر أكبر خطأ تكنولوجي في العقد الماضي، والحدود بين التوصيل البيني التقليدي والتوصيل البيني في عصر الذكاء الاصطناعي.

ابتكار الطبقة المادية: NRZ → PAM4

على أساس تردد 16 جيجا هرتز دون تغيير، يحقق التعديل رباعي المستويات PAM4 2 بت لكل دورة، مما يضاعف المعدل إلى 64 جيجا بايت/ثانية. تم تقليل التكلفة إلى حد كبير من هامش الإشارة: ارتفاع العين العلوي 6 مللي فولت فقط، وعرض العين 3.125 ps، وتم تشديد ميزانية فقدان القناة إلى 32 ديسيبل، مما يضع متطلبات صارمة على مواد ثنائي الفينيل متعدد الكلور والتحكم في المعاوقة والموصلات والتدريع.

إعادة بناء البروتوكول وتصحيح الأخطاء

فهو يتخلى عن الحزم المتغيرة التقليدية ويعتمد إطارات Flit ثابتة ذات 256 بايت لتحقيق تشفير بدون فقدان 1b/1b، مما يؤدي إلى التخلص من الحمل الزائد للتشفير وتقليل ارتعاش التأخير. تتم إضافة FEC خفيف الوزن لتبادل استقرار الارتباط مع تأخير بسيط، وهو حل وسط ضروري للإرسال عالي السرعة.

ترقية شاملة لنظام المعادلة

تمت ترقية CTLE إلى 6 أقطاب/3-صفر، وارتفعت نقرات DFE من 3 إلى 16. أصبحت أجهزة إعادة ضبط الأداء عالية الأداء والمواد منخفضة الخسارة والأسلاك الدقيقة ضرورية، مما يزيد بشكل كبير من حدود التصميم والتكلفة، المصممة خصيصًا للتوصيل البيني 800G ومجموعات GPU واسعة النطاق.

PCIe 7.0: بنية غير متغيرة وسرعة فائقة للحوسبة الفائقة في المستقبل

يرث PCIe 7.0 البنية الناضجة 6.0 بالكامل دون إعادة البناء الأساسي. تتمثل الترقية الأساسية في مضاعفة تردد Nyquist إلى 32 جيجا هرتز. بالاشتراك مع PAM4، فإنه يحقق معدل 128 GT/s وعرض نطاق ترددي فائق x16 ثنائي الاتجاه يبلغ 512 جيجابايت/ثانية، ويستهدف 1.6T Ethernet ومجموعات النماذج الكبيرة AI والحوسبة الكمومية والحوسبة الفائقة العالمية.

يتم تقليل هامش الإشارة بشكل أكبر، وتقترب ميزانية خسارة القناة من الحد المادي للكابلات النحاسية. مسافة نقل النحاس محدودة للغاية. سيعتمد النشر على نطاق واسع في المستقبل حتمًا على البصريات المجمعة والتوصيل البيني للألياف الضوئية للتخلص من حد النقل للوسائط النحاسية التقليدية. وفي الوقت نفسه، يقوم الإصدار 7.0 بترقية FEC وتشفير أمان الارتباط استنادًا إلى الإصدار 6.0، مع الأخذ في الاعتبار أمان البيانات وموثوقية الارتباط في ظل عرض النطاق الترددي العالي للغاية، ليصبح الشكل النهائي للتطور طويل المدى لمراكز البيانات.

ملخص خارطة طريق التكنولوجيا

· PCIe 3.0 → 4.0 → 5.0: ترقية تدريجية مع بنية متسقة، NRZ + الحزم التقليدية + عدم وجود تصحيح الأخطاء (FEC)، التوافق العالي والنشر السهل.

· PCIe 5.0 → 6.0: التخريب بين الأجيال، من NRZ إلى PAM4، والحزم المتغيرة إلى Flit، وعدم وجود FEC إلى FEC، وهي الحدود الرئيسية للتوصيل البيني عالي السرعة للذكاء الاصطناعي.

· PCIe 6.0 → 7.0: عمليات التنقيب المكثفة تحت نفس البنية، ومضاعفة التردد، ووضع حد لعرض النطاق الترددي، نحو التكامل البصري الإلكتروني.

خاتمة

بالنسبة لمستخدمي الصناعة، اختر PCIe 5.0 للنشر الحالي لضمان الاستقرار والتحكم في التكلفة؛ وضع PCIe 6.0 لمجموعات 800G/GPU من الجيل التالي؛ وPCIe 7.0 قبل البحث للحوسبة عالية المستوى على المدى الطويل. إن التعرف على الاختلافات الأساسية بين الأجيال الثلاثة يمكن أن يوازن بين الأداء والتكلفة والتطور طويل المدى في ترقيات الاتصال البيني عالي السرعة، وبناء أساس عالي السرعة للذكاء الاصطناعي والبنية التحتية لمراكز البيانات.