Explication détaillée des différences entre PCIe 5.0 et PCIe 6.0

Épigraphe : De 32 GT/s à 64 GT/s, cela peut ressembler à un simple doublement de vitesse, mais derrière cela se cache une transformation complète du parcours technique.

Introduction : plus que simplement doubler la vitesse

Après avoir travaillé pendant tant d’années dans le secteur des serveurs d’IA et des centres de données, la question qu’on me pose le plus souvent est la suivante : quelle est la vraie différence entre PCIe 5.0 et 6.0 ? N'est-ce pas simplement doubler la vitesse ?

Chaque fois que j'entends cette question, je dois l'expliquer à tout le monde : la mise à niveau de PCIe 5.0 vers 6.0 est bien plus spectaculaire que les générations précédentes. De 3.0 à 4.0 et de 4.0 à 5.0, bien que la vitesse ait également doublé, le parcours technique est resté fondamentalement le même : les deux ont utilisé le codage NRZ et des architectures d'égalisation similaires. Mais de la version 5.0 à la version 6.0, toute la base technique de la couche physique a été complètement remplacée.

Pour aider tout le monde à comprendre à quel point cette mise à niveau est approfondie, j'ai élaboré une comparaison détaillée facile à comprendre, inutile d'y réfléchir trop.

Tout d’abord, voici un tableau de comparaison des paramètres de base, afin que vous puissiez voir les différences en un coup d’œil :

Ensuite, je vais détailler ce qui se cache derrière chacune de ces différences une par une, en utilisant un langage simple, sans jargon obscur, donc je garantis que tout le monde peut le comprendre.

1. Méthode d'encodage : un passage fondamental de NRZ à PAM4

C’est la différence fondamentale entre les deux générations, et une fois que vous l’aurez compris, toutes les autres différences seront faciles à comprendre.

PCIe 5.0 et toutes les versions précédentes utilisent le codage NRZ, également connu sous le nom de codage Non-Return-to-Zero, ou PAM2 en abrégé. En termes simples, il envoie 1 bit par intervalle unitaire (familièrement, « chaque temps de transmission court »), soit 0, soit 1. Le diagramme de l'œil du signal (que vous pouvez considérer comme un diagramme de « clarté » du signal) est un grand « œil », qui est très intuitif.

PCIe 6.0 utilise cependant pour la première fois le codage PAM4 (Four-Level Pulse Amplitude Modulation). Son avantage est qu'il peut envoyer 2 bits par intervalle unitaire, correspondant à quatre niveaux : 00, 01, 10 et 11. En conséquence, le diagramme de l'œil de signal devient trois petits « yeux » empilés ensemble, ce qui équivaut à insérer deux fois plus d'informations dans le même laps de temps.

Beaucoup de gens peuvent se demander : comment PAM4 peut-il doubler la vitesse sans augmenter la fréquence ?

C'est en fait assez simple : la fréquence Nyquist du PCIe 5.0 est de 16 GHz (la moitié de 32 GT/s). Après que PCIe 6.0 ait adopté PAM4, bien que la vitesse double pour atteindre 64 GT/s, la fréquence de Nyquist reste à 16 GHz, car elle transmet 1 bit supplémentaire par intervalle unitaire. Cela signifie que la fréquence fondamentale du signal ne change pas, de sorte que les exigences de fréquence pour la carte de circuit imprimé (PCB) et les connecteurs n'augmentent pas de manière significative, et la distance de transmission peut être similaire à celle de 5,0, sans qu'il soit nécessaire de modifier la conception matérielle de la transmission.

Mais il n’y a rien de gratuit : PAM4 a aussi ses défauts, que nous devons clairement souligner :

1. Clarté du signal dégradée : l'amplitude globale de la tension est fixe et chacun des trois « petits yeux » du PAM4 ne fait qu'un tiers de la hauteur du « grand œil » du NRZ. Théoriquement, la clarté du signal (rapport signal/bruit) du PAM4 est environ 9,5 dB inférieure à celle du NRZ, ce qui signifie simplement qu'il est plus sensible aux interférences.

2. Capacité anti-interférence plus faible : qu'il s'agisse d'interférences d'alimentation, de diaphonie entre les signaux ou de réflexion du signal, tous sont plus susceptibles de provoquer des erreurs binaires (erreurs de transmission de données) dans un système PAM4.

3. Tests plus difficiles : dans le passé, tester les signaux ne nécessitait que de mesurer un « grand œil », mais nous devons désormais mesurer trois « petits yeux » et prêter attention à de nouveaux indicateurs tels que la linéarité (RLM), ce qui augmente considérablement la difficulté et le coût des tests.

2. Structure du flux de données : le mode Flit est obligatoire

PCIe 5.0 utilise toujours l'ancienne méthode : l'encodage 128b/130b, qui a un "overhead" d'environ 1,5 % (ce qui signifie que lors de la transmission de données, vous devez envoyer un peu de contenu auxiliaire supplémentaire non pertinent). Il prend également en charge les paquets TLP (« paquets » de données à transmettre) de différentes tailles, un mode appelé « Non-Flit ». Chaque « paquet » possède son propre contrôle (CRC), qui équivaut à une « étiquette anti-contrefaçon » exclusive pour chaque paquet.

Pour correspondre au codage PAM4 et à la technologie de correction d'erreurs FEC dont nous parlerons plus tard, PCIe 6.0 doit activer le mode Flit (en termes simples, des « paquets de données » de taille fixe). Un Flit est un bloc de données de longueur fixe (256 octets) et sa structure interne est claire, se décomposant en :

- 235 octets de TLP : les données de base qui doivent réellement être transmises

- 6 octets de DLP : équivalent à une "étiquette de couche intermédiaire" pour les données, responsable de la connexion de transmission de la couche liaison

- 8 octets de CRC : Un code de contrôle utilisé pour vérifier si les données ont été transmises correctement

- 6 octets de FEC : "Données de sauvegarde" pour la correction d'erreurs, que nous expliquerons en détail plus tard

Beaucoup de gens peuvent se demander : pourquoi devons-nous utiliser des « paquets » de taille fixe ? Les raisons sont simples, seulement trois points :

1. Pratique pour la correction des erreurs FEC : la correction des erreurs FEC est calculée en blocs de longueur fixe, et un Flit est exactement une unité de traitement complète : pas besoin de la diviser, ce qui la rend plus efficace.

2. Surcharge réduite : les anciennes surcharges supplémentaires telles que les en-têtes de synchronisation et les jetons de cadrage ont été optimisées. Bien que les paquets soient de taille fixe, l’utilisation globale de la bande passante est réellement améliorée.

3. Gestion plus facile des erreurs : tout d'abord, FEC corrige les petites erreurs corrigibles sur place, puis CRC vérifie à nouveau. Si le problème ne peut pas être résolu, une retransmission est lancée. Le processus est clair et n’implique aucun va-et-vient.

3. Taux d'erreur sur les bits et mécanisme de correction d'erreur : fonction de correction d'erreur FEC nouvellement ajoutée

PCIe 5.0 a des exigences très strictes en matière d'erreurs de transmission de données : le taux d'erreur sur les bits de bout en bout (simplement la probabilité d'une transmission de données incorrecte) ne doit pas dépasser 1E-12, ce qui signifie au maximum 1 erreur sur 1 000 milliards de bits transmis. Il s'appuie sur une technologie d'égalisation de la couche physique ainsi que sur une retransmission de la couche liaison, sans fonction de correction d'erreur dédiée.

Étant donné que le codage PAM4 est intrinsèquement plus sujet aux erreurs binaires, PCIe 6.0 ajoute spécifiquement une correction d'erreur directe légère (FEC en abrégé ; familièrement, « sauvegarde de correction d'erreur » effectuée pendant la transmission). La spécification définit également un nouvel indicateur appelé FBER (First Bit Error Rate), qui nécessite ≤ 1E-6. Bien que cela semble moins strict que les exigences de la version 5.0, avec l’aide du FEC, la capacité globale de correction d’erreurs est en réalité plus forte.

Comment fonctionne la FEC ? C'est simple : lors de l'envoi de données, 6 octets d'informations redondantes FEC (c'est-à-dire des « données de sauvegarde ») sont calculés pour chaque Flit et envoyés avec lui. Après réception, le récepteur utilise d'abord FEC pour corriger sur place les petites erreurs corrigibles. Si l'erreur est trop importante pour que FEC puisse la corriger, CRC la détecte et lance une retransmission.

Les avantages de ce mécanisme en deux étapes « FEC d'abord pour la correction d'erreur, puis CRC pour la vérification d'erreur » sont particulièrement évidents :

- La plupart des petites erreurs monobit peuvent être corrigées directement par FEC sans retransmission, gardant ainsi la latence sous contrôle et ne ralentissant pas la vitesse globale.

- La probabilité de retransmission est très faible, contrôlée dans la limite de 5E-6, et la consommation supplémentaire de bande passante n'est que d'environ 0,05 %, ce qui n'affecte guère l'utilisation normale.

- Comparé au RS-FEC d'Ethernet (latence d'environ 100 nanosecondes), le FEC léger de PCIe 6.0 a une latence beaucoup plus faible et n'affectera pas le fonctionnement normal des appareils.

4. Égalisation du récepteur : amélioration significative de la capacité de correction des erreurs

Lors de la transmission de signaux à grande vitesse, les signaux s'atténuent, tout comme le son devient de plus en plus silencieux à mesure qu'il se déplace. À l'heure actuelle, une technologie « d'égalisation » est nécessaire pour compenser, permettant au récepteur de recevoir clairement le signal. Le DFE (Decision Feedback Equalization, un type de technologie de correction d'erreurs) de référence PCIe 5.0 dispose de 3 taps, équivalents à seulement 3 « assistants de correction d'erreurs ».

Étant donné que les signaux PAM4 sont plus sensibles aux interférences, PCIe 6.0 a des exigences plus élevées en matière de capacité de correction d'erreurs. Le DFE de référence passe à 16 taps, ce qui équivaut à plusieurs fois plus d'« assistants de correction d'erreurs ». La capacité de traitement du signal numérique du récepteur est également grandement améliorée, mieux à même d'éliminer les « interférences de queue » (les interférences supplémentaires laissées après la transmission du signal).

De plus, le CTLE (Continuous Time Linear Equalization) a également été amélioré, passant de 4 pôles/2 zéros à 6 pôles/3 zéros, avec une plus grande capacité à compenser l'atténuation du signal.

Beaucoup de gens peuvent se demander : pourquoi avons-nous besoin de tant d'« assistants de correction d'erreurs » (taps) ? Parce que les trois « petits yeux » du PAM4 ont des exigences d'égalisation différentes, en particulier les yeux supérieur et inférieur, qui sont plus sensibles aux interférences non linéaires. Seul un DFE plus puissant peut ajuster les trois « petits yeux » pour qu'ils soient clairs, garantissant que le signal peut être reçu normalement.

5. Intégrité du signal : exigences plus strictes, aucune marge de compromis

Il ressort clairement du tableau des paramètres ci-dessus que les exigences de test du PCIe 6.0 sont beaucoup plus strictes que celles du 5.0. Décomposons exactement à quel point ils sont stricts, un par un :

- Hauteur de l'œil du test Rx : réduite de 15 mV en 5,0 à 6 mV en 6,0 (uniquement pour l'œil supérieur), ce qui équivaut à plus du double de la « norme de clarté » pour les signaux.

- Largeur de l'œil du test Rx : réduite de 9,375 ps en 5,0 à 3,125 ps en 6,0 (toujours pour l'œil supérieur), ce qui augmente également considérablement l'exigence de précision temporelle.

- Exigence de gigue d'horloge de référence : resserrée de ≤0,25 ps RMS à ≤0,15 ps RMS. En termes simples, l’exigence de stabilité de l’horloge est plus élevée, sans aucune marge d’écart.

- Budget de perte de canal : réduit de 36 dB à 16 GHz à 32 dB à 16 GHz, ce qui signifie que l'atténuation du signal pendant la transmission ne peut pas être trop importante et que les exigences matérielles sont plus strictes.

Cela signifie que les conceptions qui étaient « assez bonnes » à l’ère PCIe 5.0 seront complètement inutiles à l’ère 6.0. Chaque trou du PCB, chaque millimètre de câblage et chaque connecteur doivent être contrôlés avec précision, sans laisser de place à la négligence.

Il y a ici plusieurs défis clés, que je vais souligner pour tout le monde :

1. Matériau du PCB : doit utiliser des matériaux à très faible perte, tels que MEGTRON 7 et RO4835. Les matériaux FR-4 ordinaires que nous utilisons habituellement ne peuvent pas résister à l'atténuation du signal à 32 GHz et provoqueront facilement des erreurs de transmission de données s'ils sont utilisés.

2. Connecteurs : les connecteurs à montage en surface sont devenus la norme et le processus d'ajustement par pression doit être extrêmement précis. Une légère déviation affectera le signal et provoquera une transmission instable.

3. Stabilité de l'alimentation : le PAM4 est très sensible aux interférences de l'alimentation. La conception précédente de l’alimentation électrique ne peut pas du tout répondre aux exigences, le réseau de distribution d’énergie (PDN) doit donc être repensé pour garantir une alimentation électrique stable.

4. Contrôle de la diaphonie : l'espacement des paires différentielles, les vias de la terre blindée : chaque détail ne peut être omis. Un léger oubli provoquera une diaphonie entre les signaux et affectera la qualité de la transmission.

6. Perspectives commerciales : le niveau entreprise d'abord, le niveau consommateur doit attendre

Du point de vue des applications pratiques, le positionnement de ces deux générations de produits est très différent. Divisons-le en deux catégories, afin que tout le monde puisse comprendre d'un seul coup d'œil.

PCIe 5.0 est désormais très populaire dans les serveurs IA et les centres de données. Qu’il s’agisse des cartes graphiques de la série RTX 50 de NVIDIA, des cartes graphiques de la série RX 9000 d’AMD ou des disques SSD (SSD) de qualité entreprise, tous prennent en charge PCIe 5.0 et sont largement utilisés.

En revanche, la commercialisation du PCIe 6.0 est relativement lente. Bien que la spécification ait été publiée début 2022, les appareils réellement disponibles n’arriveront sur le marché qu’en 2026. Il y a trois principales raisons réalistes à cela :

1. Coût élevé : le coût d'enregistrement d'un contrôleur PCIe 6.0 est d'environ 20 à 35 millions de dollars américains, soit le double de celui d'un contrôleur PCIe 5.0. Les fabricants ont des coûts d’investissement élevés et ne les mettront pas facilement en production de masse.

2. Seuil technique élevé : la conception, la vérification du produit et les tests de PAM4 nécessitent tous une toute nouvelle chaîne d'outils. De nombreux fabricants ne maîtrisent pas encore cette technologie et ne peuvent pas produire de produits qualifiés en peu de temps.

3. Demandes divergentes : les centres de données d'IA et de calcul haute performance (HPC) ont vraiment besoin de la bande passante élevée du PCIe 6.0 pour une transmission de données plus rapide et une efficacité accrue. Cependant, pour les ordinateurs grand public et les consoles de jeux ordinaires, il n’y a presque aucune demande pour le 6.0 : les SSD PCIe 5.0 actuels sont déjà si rapides que les utilisateurs ne peuvent pas percevoir la différence ; des vitesses plus rapides ne sont pas nécessaires.

Selon les prévisions du secteur, le PCIe 6.0 pourrait ne pas être populaire sur le marché grand public avant 2030. Mais dans le domaine des entreprises, en particulier les serveurs d'IA, le déploiement à grande échelle commencera en 2026-2027, avec un premier atterrissage dans les domaines professionnels.

Résumé : la différence essentielle entre les deux générations

Revenons à la question initiale : quelle est la vraie différence entre PCIe 5.0 et 6.0 ?

Pour résumer en langage clair : 5.0 est le plafond de l’ère du codage NRZ, poussant l’ancienne technologie à ses limites ; tandis que la version 6.0 est le point de départ de l’ère du codage PAM4, ouvrant une toute nouvelle voie technique.

Pour les ingénieurs, travailler sur PCIe 5.0 teste leur capacité à affiner et perfectionner les anciennes technologies ; travailler sur PCIe 6.0 teste leur capacité à apprendre de nouvelles technologies et à s'adapter à de nouvelles routes. Pour l'ensemble du secteur, la version 5.0 est une technologie mature, utilisable et fiable aujourd'hui, tandis que la version 6.0 est l'orientation future, mais cet avenir viendra d'abord des centres de données, puis se frayera lentement un chemin dans la vie des utilisateurs ordinaires.

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