הסבר מפורט על ההבדלים בין PCIe 5.0 ל-PCIe 6.0

אפיגרף: מ-32GT/s ל-64GT/s, זה אולי נראה כמו רק הכפלה של מהירות, אבל מאחורי זה יש שינוי מוחלט של המסלול הטכני.

הקדמה: יותר מסתם הכפלת המהירות

אחרי שעבדתי בתעשיית שרתי הבינה המלאכותית ומרכזי הנתונים כל כך הרבה שנים, השאלה שאני נשאלת לרוב היא: מה ההבדל האמיתי בין PCIe 5.0 ל-6.0? האם זה לא רק הכפלת המהירות?

בכל פעם שאני שומע את השאלה הזו, אני צריך לפרק אותה לכולם: השדרוג מ-PCIe 5.0 ל-6.0 הוא הרבה יותר דרמטי מהדורות הקודמים. מ-3.0 ל-4.0 ו-4.0 ל-5.0, למרות שגם המהירות הוכפלה, המסלול הטכני נשאר זהה בעצם - שניהם השתמשו בקידוד NRZ ובארכיטקטורות אקונליזציה דומות. אבל מ-5.0 ל-6.0, כל הבסיס הטכני של השכבה הפיזית הוחלף לחלוטין.

כדי לעזור לכולם להבין עד כמה השדרוג הזה יסודי, הרכבתי השוואה מפורטת שקל להבין אותה, אין צורך לחשוב עליה יותר מדי.

ראשית, הנה טבלה של השוואות פרמטרים מרכזיות, כך שתוכל לראות את ההבדלים במבט חטוף:

לאחר מכן, אפרט את מה שעומד מאחורי כל אחד מההבדלים הללו בזה אחר זה, תוך שימוש בשפה פשוטה לאורך כל הדרך - ללא ז'רגון לא ברור, אז אני מבטיח שכולם יכולים להבין זאת.

1. שיטת קידוד: מעבר יסודי מ-NRZ ל-PAM4

זהו ההבדל העיקרי בין שני הדורות, וברגע שתבינו זאת, יהיה קל לתפוס את כל שאר ההבדלים.

PCIe 5.0 וכל הגרסאות הקודמות משתמשות בקידוד NRZ, הידוע גם כקידוד Non-Return-to-Zero, או בקיצור PAM2. במילים פשוטות, הוא שולח 1 סיביות לכל מרווח יחידה (בדיבור, "כל זמן שידור קצר") - או 0 או 1. דיאגרמת עין האות (שאפשר לחשוב עליה בתור דיאגרמת "בהירות" של האות) היא "עין" גדולה, שהיא מאוד אינטואיטיבית.

PCIe 6.0, לעומת זאת, משתמש בקידוד PAM4 (אפנון פולס אמפליטודה בארבע רמות) בפעם הראשונה. היתרון שלו הוא שהוא יכול לשלוח 2 ביטים למרווח יחידה, המקבילים לארבע רמות: 00, 01, 10 ו- 11. כתוצאה מכך, דיאגרמת עין האות הופכת לשלוש "עיניים" קטנות המוערמות זו לזו, מה ששווה ערך להתאמת מידע כפול באותו פרק זמן.

אנשים רבים עשויים לשאול: כיצד PAM4 יכול להכפיל את המהירות מבלי להגביר את התדר?

זה למעשה די פשוט: תדר Nyquist של PCIe 5.0 הוא 16GHz (חצי מ-32GT/s). לאחר ש-PCIe 6.0 מאמץ את PAM4, למרות שהמהירות מכפילה את עצמה ל-64GT/s, תדר Nyquist נשאר 16GHz - מכיוון שהוא משדר 1 סיביות נוספת לכל מרווח יחידה. משמעות הדבר היא שהתדר הבסיסי של האות אינו משתנה, כך שדרישות התדר עבור המעגל המודפס (PCB) והמחברים אינן גדלות באופן משמעותי, ומרחק השידור יכול להיות דומה לזה של 5.0, ללא צורך בשינוי עיצוב שידור החומרה.

אבל אין ארוחת צהריים חינם - ל-PAM4 יש גם חסרונות, שעלינו להבהיר:

1.  בהירות אות פגומה: משרעת המתח הכוללת קבועה, וכל אחת משלוש ה"עיניים הקטנות" של PAM4 היא רק שליש מגובה ה"עין הגדולה" של NRZ. תיאורטית, בהירות האות (יחס אות לרעש) של PAM4 גרועה בכ-9.5dB מזו של NRZ, מה שפשוט אומר שהוא רגיש יותר להפרעות.

2.  יכולת אנטי-הפרעות חלשה יותר: בין אם מדובר בהפרעות אספקת חשמל, דיבור צולב בין אותות או השתקפות אותות, כולם נוטים יותר לגרום לשגיאות סיביות (שגיאות העברת נתונים) במערכת PAM4.

3. בדיקה בעייתית יותר: בעבר, בדיקת אותות דרשה מדידת "עין גדולה" אחת בלבד, אך כעת עלינו למדוד שלוש "עיניים קטנות" ולשים לב למדדים חדשים כמו ליניאריות (RLM), מה שמגדיל משמעותית את הקושי והעלות של הבדיקה.

2. מבנה זרם נתונים: מצב פליט הוא חובה

PCIe 5.0 עדיין משתמש בשיטה הישנה: קידוד 128b/130b, שיש לו "תקורה" של כ-1.5% (כלומר בעת העברת נתונים, אתה צריך לשלוח תוכן עזר לא רלוונטי נוסף). הוא תומך גם במנות TLP ("מנות" נתונים לשידור) בגדלים שונים, מצב הנקרא "Non-Flit". לכל "חבילה" יש צ'ק משלה (CRC), המקביל ל"תווית נגד זיוף" בלעדית עבור כל חבילה.

כדי להתאים את קידוד PAM4 וטכנולוגיית תיקון השגיאות FEC שנדון בהמשך, PCIe 6.0 חייב להפעיל מצב Flit (בפשטות, "מנות נתונים" בגודל קבוע). Flit הוא בלוק נתונים באורך קבוע - 256 בתים - והמבנה הפנימי שלו ברור ומתפרק ל:

- 235 בתים של TLP: נתוני הליבה שבאמת צריכים להיות מועברים

- 6 בתים של DLP: שווה ערך ל"תווית השכבה האמצעית" עבור הנתונים, האחראי על חיבור השידור של שכבת הקישור

- 8 בתים של CRC: קוד בדיקה המשמש לאימות אם הנתונים הועברו כהלכה

- 6 בתים של FEC: "נתוני גיבוי" לתיקון שגיאות, שאותו נסביר בפירוט בהמשך

אנשים רבים עשויים לתהות: מדוע עלינו להשתמש ב"מנות" בגודל קבוע? הסיבות פשוטות, רק שלוש נקודות:

1.  נוח לתיקון שגיאות FEC: תיקון שגיאות FEC מחושב בבלוקים באורך קבוע, ו-Flit היא בדיוק יחידת עיבוד שלמה - אין צורך לפצל אותה, מה שהופך אותה ליעילה יותר.

2. תקורה מופחתת: התקורות הנוספות הישנות כמו כותרות סנכרון ואסימוני מסגור עברו אופטימיזציה. למרות שהמנות הן בגודל קבוע, ניצול רוחב הפס הכולל השתפר למעשה.

3. טיפול קל יותר בשגיאות: ראשית, FEC מתקן שגיאות קטנות הניתנות לתיקון במקום, ואז CRC בודק שוב. אם לא ניתן לתקן את זה, שידור חוזר מתחיל. התהליך ברור ואינו כרוך בצרות הלוך ושוב.

3. שיעור שגיאות ביט ומנגנון תיקון שגיאות: פונקציית תיקון שגיאות FEC שנוספה לאחרונה

ל-PCIe 5.0 יש דרישות מחמירות מאוד לשגיאות העברת נתונים: שיעור שגיאות הסיביות מקצה לקצה (פשוט ההסתברות לשידור נתונים שגוי) לא יעלה על 1E-12, כלומר לכל היותר שגיאת סיביות אחת על כל טריליון סיביות משודרות. הוא מסתמך על טכנולוגיית השוואת שכבות פיזית בתוספת שידור חוזר של שכבת קישור, ללא פונקציית תיקון שגיאות ייעודית.

מכיוון שקידוד PAM4 מטבעו נוטה יותר לשגיאות סיביות, PCIe 6.0 מוסיף ספציפית תיקון שגיאות קל משקל קדימה (בקיצור FEC; בדיבור, "גיבוי תיקון שגיאות" הנערך במהלך השידור). המפרט גם מגדיר מחוון חדש בשם FBER (שיעור שגיאות סיביות ראשון), הדורש ≤ 1E-6. למרות שזה נראה רופף יותר מהדרישה של 5.0, עם סיוע FEC, יכולת תיקון השגיאות הכוללת למעשה חזקה יותר.

איך עובד FEC? זה פשוט: בעת שליחת נתונים, 6 בתים של מידע מיותר FEC (כלומר, "נתוני גיבוי") מחושבים עבור כל פליט ונשלחים יחד איתו. לאחר הקבלה, המקלט משתמש תחילה ב-FEC כדי לתקן שגיאות קטנות הניתנות לתיקון במקום. אם השגיאה גדולה מדי עבור FEC לתקן, CRC מזהה אותה ומתחיל שידור חוזר.

היתרונות של מנגנון דו-שלבי זה של "FEC תחילה לתיקון שגיאות, ואז CRC לאימות שגיאות" ברורים במיוחד:

- רוב השגיאות הקטנות של סיביות בודדות ניתנות לתיקון ישירות על ידי FEC ללא שידור חוזר, תוך שמירה על זמן השהייה תחת שליטה ולא האטת המהירות הכוללת.

- ההסתברות לשידור חוזר נמוכה מאוד, נשלטת בתוך 5E-6, וצריכת רוחב הפס הנוספת היא רק כ-0.05%, מה שבקושי משפיע על השימוש הרגיל.

- בהשוואה ל-RS-FEC של Ethernet (השהייה של כ-100 ננו-שניות), ל-FEC הקל משקל של PCIe 6.0 יש זמן השהייה נמוך בהרבה ולא ישפיע על הפעולה הרגילה של מכשירים.

4. השוואת מקלט: שדרוג משמעותי ביכולת תיקון שגיאות

במהלך שידור אות במהירות גבוהה, האותות ייחלשו - בדיוק כמו שקול נהיה שקט יותר ככל שהוא מתרחק. בשלב זה, יש צורך בטכנולוגיית "השוואה" כדי לפצות, המאפשרת למקלט לקבל בבירור את האות. ל-DFE הפניה של PCIe 5.0 (Decision Feedback Equalization, סוג של טכנולוגיית תיקון שגיאות) יש 3 ברזים, שווה ערך ל-3 "עוזרים לתיקון שגיאות" בלבד.

מכיוון שאותות PAM4 רגישים יותר להפרעות, ל-PCIe 6.0 דרישות גבוהות יותר ליכולת תיקון שגיאות. ה-DFE ההתייחסות קופץ ל-16 הקשות - שווה ערך ל"עוזרים לתיקון שגיאות" פי כמה. גם יכולת עיבוד האותות הדיגיטליים של המקלט השתפרה מאוד, ומסוגלת יותר לחסל "הפרעות זנב" (ההפרעות הנוספות שנותרו לאחר שידור האות).

בנוסף, שודרגה גם CTLE (Continuous Time Linear Equalization) מ-4 קטבים/2 אפסים ל-6 קטבים/3 אפסים, עם יכולת חזקה יותר לפצות על הנחתת האות.

אנשים רבים עשויים לשאול: מדוע אנו זקוקים לכל כך הרבה "עוזרים לתיקון שגיאות" (ברזים)? מכיוון שלשלוש "העיניים הקטנות" של PAM4 יש דרישות השוואת שונות - במיוחד העיניים העליונות והתחתונות, הרגישות יותר להפרעות לא ליניאריות. רק DFE חזק יותר יכול להתאים את כל שלוש "העיניים הקטנות" כך שיהיו ברורות, מה שמבטיח שהאות יכול להתקבל כרגיל.

5. שלמות אות: דרישות מחמירות, אין מקום לפשרות

ברור מטבלת הפרמטרים שלמעלה שדרישות הבדיקה של PCIe 6.0 מחמירות בהרבה מדרישות הבדיקה של 5.0. בואו נפרט בדיוק כמה הם מחמירים, אחד אחד:

- Rx Test Eye Height: מופחת מ-15mV ב-5.0 ל-6mV ב-6.0 (רק עבור העין העליונה), מה ששווה ליותר מהכפלה של "תקן הבהירות" לאותות.

- Rx Test Eye Width: מופחת מ-9.375ps ב-5.0 ל-3.125ps ב-6.0 (עדיין עבור העין העליונה), מה שגם מגדיל מאוד את הדרישה לדיוק זמן.

- דרישת ריצוד שעון התייחסות: מהודק מ- ≤0.25ps RMS ל- ≤0.15ps RMS. במילים פשוטות, דרישת יציבות השעון גבוהה יותר, ללא מקום לסטייה.

- תקציב אובדן ערוצים: מופחת מ-36dB @16GHz ל-32dB @16GHz, כלומר הנחתת האות במהלך השידור לא יכולה להיות גדולה מדי, ודרישות החומרה מחמירות יותר.

המשמעות היא שעיצובים שהיו "טובים מספיק" בעידן PCIe 5.0 יהיו חסרי תועלת לחלוטין בעידן 6.0. כל חור ב-PCB, כל מילימטר של חיווט וכל מחבר חייבים להיות בשליטה מדויקת - אין מקום לחוסר זהירות.

יש כאן כמה אתגרים מרכזיים, שאדגיש לכולם:

1.  חומר PCB: יש להשתמש בחומרים בעלי אובדן נמוך במיוחד, כגון MEGTRON 7 ו-RO4835. חומרי FR-4 רגילים שאנו משתמשים בהם בדרך כלל אינם יכולים לעמוד בהפחתת האות ב-32GHz ויגרום בקלות לשגיאות העברת נתונים אם נעשה בהם שימוש.

2.  מחברים: מחברים להרכבה על פני השטח הפכו לסטנדרטיים, ותהליך ההתאמה בלחיצה חייב להיות מדויק ביותר. סטייה קלה תשפיע על האות ותגרום לשידור לא יציב.

3. יציבות אספקת החשמל: PAM4 רגיש מאוד להפרעות באספקת החשמל. התכנון הקודם של ספק הכוח אינו יכול לעמוד בדרישות כלל, ולכן יש לעצב מחדש את רשת חלוקת החשמל (PDN) כדי להבטיח אספקת חשמל יציבה.

4. בקרת צולבות: המרווחים של זוגות דיפרנציאליים, הצינורות של קרקע מסוככת - לא ניתן להשמיט כל פרט. פיקוח קל יגרום לדיבור בין האותות ולהשפיע על איכות השידור.

6. לקוחות פוטנציאליים: בדרגה ארגונית ראשונה, בדרגת צרכן להמתין

מנקודת מבט של יישום מעשי, המיקום של שני דורות המוצרים הללו שונה מאוד. בואו נחלק את זה לשתי קטגוריות, כך שכולם יוכלו להבין במבט חטוף.

PCIe 5.0 פופולרי כעת בשרתי AI ובמרכזי נתונים. בין אם מדובר בכרטיסי המסך RTX 50 מסדרת NVIDIA, כרטיסי המסך מסדרת RX 9000 של AMD, או כונני SSD (SSD) ברמה ארגונית, כולם תומכים ב-PCIe 5.0 ונמצאים בשימוש נרחב.

לעומת זאת, המסחור של PCIe 6.0 איטי יחסית. למרות שהמפרט שוחרר בתחילת 2022, מכשירים זמינים בפועל לא ייצאו לשוק עד 2026. יש לכך שלוש סיבות מציאותיות עיקריות:

1.  עלות גבוהה: עלות ההקלטה של ​​בקר PCIe 6.0 היא כ-20-35 מיליון דולר אמריקאי, פי שניים מ-5.0. ליצרנים יש עלויות השקעה גבוהות ולא יכניסו אותו בקלות לייצור המוני.

2.  סף טכני גבוה: עיצוב PAM4, אימות מוצר ובדיקות כולם דורשים שרשרת כלים חדשה לגמרי. יצרנים רבים עדיין לא שלטו בטכנולוגיה זו ואינם יכולים לייצר מוצרים מוסמכים תוך זמן קצר.

3.  דרישות שונות: מרכזי נתונים בינה מלאכותית ומחשוב עתירי ביצועים (HPC) באמת זקוקים לרוחב הפס הגבוה של PCIe 6.0 להעברת נתונים מהירה יותר ויעילות גבוהה יותר. עם זאת, עבור מחשבי צרכנים וקונסולות משחקים רגילים, אין כמעט ביקוש ל-6.0 - כונני PCIe 5.0 SSD נוכחיים הם כבר כל כך מהירים שמשתמשים לא יכולים לתפוס את ההבדל; מהירויות מהירות יותר מיותרות.

על פי תחזיות בתעשייה, ייתכן ש-PCIe 6.0 לא יהיה פופולרי בשוק הצרכני עד לאחר 2030. אבל בתחום הארגוני, במיוחד שרתי AI, פריסה בקנה מידה גדול תחל בשנים 2026-2027, ותנחת לראשונה בתחומים מקצועיים.

תקציר: ההבדל המהותי בין שני הדורות

בחזרה לשאלה המקורית: מה ההבדל האמיתי בין PCIe 5.0 ל-6.0?

אם לסכם את זה בשפה פשוטה: 5.0 היא התקרה של עידן הקידוד NRZ, שדוחפת את הטכנולוגיה הישנה לקצה גבול היכולת; בעוד ש-6.0 היא נקודת ההתחלה של עידן הקידוד של PAM4, מה שפותח מסלול טכני חדש לגמרי.

עבור מהנדסים, העבודה על PCIe 5.0 בודקת את יכולתם לשכלל ולשכלל טכנולוגיות ישנות; העבודה על PCIe 6.0 בוחנת את יכולתם ללמוד טכנולוגיות חדשות ולהסתגל למסלולים חדשים. עבור כל התעשייה, 5.0 היא טכנולוגיה בוגרת שמישה ואמינה כיום, בעוד ש-6.0 הוא הכיוון העתידי - אבל העתיד הזה יגיע קודם כל ממרכזי נתונים, ואז לאט לאט יעשה את דרכו לחייהם של משתמשים רגילים.

|(הערה: חלקים מהמסמך עשויים להיותAIלִיצוֹר)