A PCIe 5.0 és a PCIe 6.0 közötti különbségek részletes magyarázata

Epigraph: 32GT/s-ról 64GT/s-ra, csak a sebesség megduplázásának tűnhet, de mögötte a technikai útvonal teljes átalakulása van.

Bevezetés: Több, mint a sebesség megkétszerezése

Miután oly sok évet dolgoztam az AI szerver- és adatközpont-iparban, a leggyakrabban feltett kérdés a következő: Mi a valódi különbség a PCIe 5.0 és 6.0 között? Nem csak megduplázza a sebességet?

Valahányszor hallom ezt a kérdést, mindenkinek le kell bontanom: A PCIe 5.0-ról 6.0-ra való frissítés sokkal drámaibb, mint az előző generációk. 3.0-ról 4.0-ra és 4.0-ról 5.0-ra, bár a sebesség is megduplázódott, a technikai út lényegében ugyanaz maradt – mindkettő NRZ kódolást és hasonló kiegyenlítő architektúrát használt. De 5.0-ról 6.0-ra a fizikai réteg teljes műszaki alapja teljesen kicserélődött.

Hogy mindenki megértse, mennyire alapos ez a frissítés, összeállítottam egy részletes összehasonlítást, amely könnyen érthető, és nem kell túlgondolni.

Először is itt van egy táblázat az alapvető paraméterek összehasonlításáról, így egy pillantással láthatja a különbségeket:

Ezután egyenként lebontom, mi áll ezeknek a különbségeknek a hátterében, egyszerű nyelvezetet használva – nincs homályos zsargon, így garantálom, hogy mindenki megérti.

1. Kódolási módszer: Alapvető váltás NRZ-ről PAM4-re

Ez a fő különbség a két generáció között, és ha ezt megérted, minden más különbséget könnyű lesz megragadni.

A PCIe 5.0 és az összes korábbi verzió NRZ kódolást használ, más néven Non-Return-to-Zero kódolást, vagy röviden PAM2-t. Egyszerűen fogalmazva, egységnyi intervallumonként 1 bitet küld (köznyelven "minden rövid átviteli idő") – 0 vagy 1. A jel-szem diagram (amelyet a jel "tisztasági" diagramjaként képzelhet el) egy nagy "szem", ami nagyon intuitív.

A PCIe 6.0 azonban először használ PAM4 kódolást (négyszintű impulzusamplitúdó-moduláció). Előnye, hogy egységnyi intervallumonként 2 bitet tud küldeni, ami négy szintnek felel meg: 00, 01, 10 és 11. Ennek eredményeként a jelzőszem diagramból három kis "szem" lesz egymásra rakva, ami megegyezik kétszer annyi információ illesztésével azonos idő alatt.

Sokan feltehetik a kérdést: Hogyan tudja a PAM4 megduplázni a sebességet a frekvencia növelése nélkül?

Valójában nagyon egyszerű: a PCIe 5.0 Nyquist frekvenciája 16 GHz (a 32 GT/s fele). Miután a PCIe 6.0 átveszi a PAM4-et, bár a sebesség megduplázódik 64 GT/s-ra, a Nyquist frekvencia 16 GHz marad – mivel egységnyi intervallumonként 1 extra bitet továbbít. Ez azt jelenti, hogy a jel alapfrekvenciája nem változik, így a nyomtatott áramköri lap (PCB) és a csatlakozók frekvenciakövetelményei nem nőnek jelentősen, az átviteli távolság pedig hasonló lehet az 5.0-hoz, anélkül, hogy a hardveres átviteli kialakítást módosítani kellene.

De nincs ingyen ebéd – a PAM4-nek is vannak hiányosságai, amelyeket tisztáznunk kell:

1. Csökkent jeltisztaság: A teljes feszültség amplitúdója rögzített, és a PAM4 három „kis szeme” mindegyike csak egyharmada az NRZ „nagy szeme” magasságának. Elméletileg a PAM4 jeltisztasága (jel-zaj aránya) körülbelül 9,5 dB-lel rosszabb, mint az NRZ-é, ami egyszerűen azt jelenti, hogy érzékenyebb az interferenciára.

2.  Gyengébb interferencia-elhárító képesség: Legyen szó tápegység interferenciáról, jelek közötti áthallásról vagy jelvisszaverődésről, mindegyik nagyobb valószínűséggel okoz bithibákat (adatátviteli hibákat) a PAM4 rendszerben.

3.  Gyorsabb tesztelés: A múltban a jelek teszteléséhez csak egy „nagy szemet” kellett mérni, most azonban három „kis szemet” kell mérnünk, és figyelnünk kell az olyan új mutatókra, mint a linearitás (RLM), ami jelentősen megnöveli a tesztelés nehézségét és költségét.

2. Adatfolyam szerkezete: A Flit mód kötelező

A PCIe 5.0 továbbra is a régi módszert használja: 128b/130b kódolást, aminek a "rezsije" kb. 1,5% (azaz adatátvitelnél egy kis extra irreleváns segédtartalmat kell küldeni). Támogatja a különböző méretű TLP-csomagokat (az átvitelhez használt adatcsomagokat), a "Non-Flit" módot. Minden "csomagnak" van saját csekkje (CRC), amely minden csomaghoz egyenértékű egy exkluzív "hamisítás elleni címkével".

A PAM4 kódolás és a későbbiekben tárgyalandó FEC hibajavító technológia összehangolása érdekében a PCIe 6.0-nak engedélyeznie kell a Flit módot (leegyszerűsítve, rögzített méretű "adatcsomagok"). A Flit egy fix hosszúságú adatblokk – 256 bájt –, és belső szerkezete egyértelmű, a következőkre bontható:

- 235 bájt TLP: Az alapvető adatok, amelyeket ténylegesen továbbítani kell

- 6 bájt DLP: egyenértékű az adatok "középső rétegű címkéjével", amely a kapcsolati réteg átviteli kapcsolatáért felelős

- 8 bájt CRC: Ellenőrző kód, amely az adatok helyes továbbításának ellenőrzésére szolgál

- 6 bájt FEC: "Biztonsági mentési adatok" a hibajavításhoz, amelyet később részletesen elmagyarázunk

Sokan feltehetik a kérdést: Miért kell fix méretű "csomagokat" használnunk? Az okok egyszerűek, csak három pont:

1.  Kényelmes a FEC hibajavításhoz: A FEC hibajavítást rögzített hosszúságú blokkokban számítják ki, és a Flit pontosan egy teljes feldolgozóegység – nem kell felosztani, így hatékonyabb.

2.  Csökkentett általános költségek: A régi extra általános költségeket, például a szinkronizálási fejléceket és a keretezési tokenek optimalizálták. Bár a csomagok fix méretűek, a teljes sávszélesség-kihasználás valójában javult.

3. Egyszerűbb hibakezelés: Először a FEC a helyszínen javítja ki a kis javítható hibákat, majd a CRC újra ellenőrzi. Ha nem javítható, újraküldés indul. A folyamat egyértelmű, és nem jár oda-vissza problémákkal.

3. Bithiba-arány és hibajavító mechanizmus: Újonnan hozzáadott FEC hibajavító funkció

A PCIe 5.0 nagyon szigorú követelményeket támaszt az adatátviteli hibákkal kapcsolatban: a végpontok közötti bithibaarány (egyszerűen a hibás adatátvitel valószínűsége) nem haladhatja meg az 1E-12 értéket, azaz minden 1 billió továbbított bitre legfeljebb 1 bites hiba léphet fel. A fizikai réteg kiegyenlítési technológiájára, valamint a kapcsolati réteg újraküldésére támaszkodik, dedikált hibajavító funkció nélkül.

Mivel a PAM4 kódolás eleve hajlamosabb a bithibákra, a PCIe 6.0 kifejezetten egy könnyű előremenő hibajavítást ad hozzá (röviden FEC; köznyelvben "hibajavító biztonsági mentés" az átvitel során). A specifikáció egy új FBER (First Bit Error Rate) jelzőt is meghatároz, amelyhez ≤ 1E-6 szükséges. Bár ez lazábbnak tűnik, mint az 5.0 követelménye, FEC segítségével az általános hibajavítási képesség valójában erősebb.

Hogyan működik a FEC? Egyszerű: Adatküldéskor 6 bájtnyi FEC redundáns információ (vagyis "biztonsági mentési adatok") kerül kiszámításra minden egyes Flithez, és elküldésre kerül. A vétel után a vevő először FEC segítségével javítja ki a kis javítható hibákat a helyszínen. Ha a hiba túl nagy a FEC javításához, a CRC észleli és újraküldést kezdeményez.

Ennek a kétlépcsős mechanizmusnak az előnyei: „Először a FEC a hibajavításhoz, majd a CRC a hibaellenőrzéshez” különösen nyilvánvalóak:

- A legtöbb egybites kis hiba közvetlenül a FEC segítségével javítható, újraküldés nélkül, a késleltetés ellenőrzése alatt tartva és nem lassítva az általános sebességet.

- Az újraküldés valószínűsége nagyon kicsi, 5E-6-on belül szabályozva, a plusz sávszélesség-felhasználás pedig mindössze 0,05% körüli, ami a normál használatot alig befolyásolja.

- Az Ethernet RS-FEC-hez (körülbelül 100 nanoszekundumos késleltetés) képest a PCIe 6.0 könnyűsúlyú FEC-je sokkal kisebb késéssel rendelkezik, és nem befolyásolja az eszközök normál működését.

4. Vevő kiegyenlítés: Jelentős frissítés a hibajavító képességben

A nagy sebességű jelátvitel során a jelek gyengülnek – éppúgy, mint a hang halkabbá válik, minél messzebbre halad. Jelenleg „kiegyenlítési” technológiára van szükség a kompenzációhoz, amely lehetővé teszi a vevő számára, hogy egyértelműen fogadja a jelet. A PCIe 5.0 referencia DFE-je (Decision Feedback Equalization, a hibajavító technológia egy fajtája) 3 leágazást tartalmaz, ami mindössze 3 „hibajavító asszisztensnek” felel meg.

Mivel a PAM4 jelek érzékenyebbek az interferenciára, a PCIe 6.0 magasabb követelményeket támaszt a hibajavítási képességgel szemben. A referencia DFE 16 érintésre ugrik, ami többszöröse több "hibajavító asszisztensnek" felel meg. A vevő digitális jelfeldolgozási képessége is nagymértékben javult, így jobban kiküszöbölhető a "farok interferenciája" (a jelátvitel után fennmaradó extra interferencia).

Emellett a CTLE (Continuous Time Linear Equalization) is továbbfejlesztésre került, 4 pólus/2 nulláról 6 pólus/3 nullára, erősebb jelcsillapítás kompenzációs képességgel.

Sokan feltehetik a kérdést: Miért van szükségünk ennyi „hibajavító asszisztensre” (csap)? Mivel a PAM4 három „kis szemének” különböző kiegyenlítési követelményei vannak – különösen a felső és az alsó szemnek, amelyek érzékenyebbek a nemlineáris interferenciára. Csak egy erősebb DFE képes beállítani mindhárom "kis szemet", hogy tiszta legyen, biztosítva a jel normális vételét.

5. A jel integritása: szigorúbb követelmények, nincs lehetőség a kompromisszumra

A fenti paramétertáblázatból egyértelműen kiderül, hogy a PCIe 6.0 tesztelési követelményei sokkal szigorúbbak, mint az 5.0-é. Nézzük meg egyenként, hogy pontosan milyen szigorúak:

- Rx tesztszemmagasság: 15 mV-ról 5,0-ban 6 mV-ra 6,0-ra csökkentve (csak a felső szem esetében), ami a jelek "tisztasági szabványának" több mint kétszeresének felel meg.

- Rx Test Eye Width: Csökkentett 9,375ps-ről 5,0-ban 3,125ps-re 6,0-ban (még mindig a felső szemnél), ami szintén nagyban növeli az időpontosság követelményét.

- Referencia óra jitter követelmény: ≤0,25ps RMS-ről ≤0,15ps RMS-re meghúzva. Egyszerűen fogalmazva, az órastabilitási követelmény magasabb, nincs helye az eltérésnek.

- Csatornavesztési költségvetés: 36 dB @ 16 GHz-ről 32 dB @ 16 GHz-re csökkentve, ami azt jelenti, hogy az átvitel során a jel csillapítása nem lehet túl nagy, és a hardverkövetelmények is szigorúbbak.

Ez azt jelenti, hogy azok a tervek, amelyek a PCIe 5.0 korszakában "elég jók" voltak, teljesen használhatatlanok lesznek a 6.0-s korszakban. A PCB-n minden lyukat, a vezetékek minden milliméterét és minden csatlakozót pontosan ellenőrizni kell – nincs helye a figyelmetlenségnek.

Számos kulcsfontosságú kihívás van itt, amelyeket mindenki számára kiemelek:

1.  NYÁK-anyag: rendkívül alacsony veszteségű anyagokat kell használni, például MEGTRON 7 és RO4835. A szokásos FR-4 anyagok, amelyeket általában használunk, nem bírják a 32 GHz-es jelgyengülést, és könnyen adatátviteli hibákat okoznak, ha használják.

2.  Csatlakozók: A felületre szerelhető csatlakozók szabványossá váltak, és a présillesztési folyamatnak rendkívül pontosnak kell lennie. Egy kis eltérés befolyásolja a jelet, és instabil átvitelt okoz.

3.  Tápegység stabilitása: A PAM4 nagyon érzékeny a tápegység interferenciájára. A korábbi tápegység-konstrukció egyáltalán nem tud megfelelni a követelményeknek, ezért az áramelosztó hálózatot (PDN) újra kell tervezni a stabil áramellátás biztosítása érdekében.

4.  Crosstalk Control: A differenciálpárok távolsága, az árnyékolt föld átmenetei – nem hagyható ki minden részlet. Egy kis figyelmen kívül hagyás áthallást okoz a jelek között, és befolyásolja az átvitel minőségét.

6. Kereskedelmi kilátások: Vállalati szintű első, fogyasztói szintű várakozás

Gyakorlati alkalmazási szempontból e két termékgeneráció elhelyezése nagyon eltérő. Bontsuk két kategóriába, hogy egy pillantással mindenki megértse.

A PCIe 5.0 mára teljesen népszerű az AI-szerverekben és adatközpontokban. Legyen szó az NVIDIA RTX 50 sorozatú grafikus kártyáiról, az AMD RX 9000 sorozatú grafikus kártyáiról vagy a vállalati szintű szilárdtestalapú meghajtókról (SSD), mindegyik támogatja a PCIe 5.0-t, és széles körben használják.

Ezzel szemben a PCIe 6.0 kereskedelmi forgalomba hozatala viszonylag lassú. Bár a specifikációt 2022 elején adták ki, a ténylegesen elérhető eszközök csak 2026-ban fognak megjelenni a piacon. Ennek három fő reális oka van:

1.  Magas költség: A PCIe 6.0 vezérlő szalagos kihelyezési költsége körülbelül 20-35 millió USD, kétszerese az 5.0-s vezérlőnek. A gyártóknak magasak a beruházási költségei, és nem könnyű tömeggyártásba helyezni.

2.  Magas műszaki küszöb: A PAM4 tervezése, termékellenőrzése és tesztelése teljesen új eszközláncot igényel. Sok gyártó még nem sajátította el ezt a technológiát, és nem tud rövid időn belül minősített termékeket előállítani.

3.  Eltérő igények: A mesterséges intelligencia és a nagy teljesítményű számítástechnikai (HPC) adatközpontoknak valóban szükségük van a PCIe 6.0 nagy sávszélességére a gyorsabb adatátvitel és a nagyobb hatékonyság érdekében. A hétköznapi fogyasztói számítógépek és játékkonzolok esetében azonban szinte nincs kereslet a 6.0-ra – a jelenlegi PCIe 5.0 SSD-k már olyan gyorsak, hogy a felhasználók nem is érzékelik a különbséget; a nagyobb sebesség felesleges.

Az iparági előrejelzések szerint a PCIe 6.0 csak 2030 után lesz népszerű a fogyasztói piacon. A vállalati szintű területen, különösen az AI-szervereknél azonban 2026-2027-ben kezdődik meg a nagyszabású telepítés, először a professzionális területeken.

Összegzés: A két generáció közötti lényeges különbség

Vissza az eredeti kérdéshez: Mi a valódi különbség a PCIe 5.0 és 6.0 között?

Egyszerűen összefoglalva: az 5.0 az NRZ kódolási korszak plafonja, ami a régi technológiát a korlátok közé szorítja; míg a 6.0 a PAM4 kódolási korszak kiindulópontja, amely egy vadonatúj technikai utat nyit meg.

A mérnökök számára a PCIe 5.0-n való munka próbára teszi a régi technológiák finomítására és tökéletesítésére való képességüket; A PCIe 6.0-n való munka próbára teszi képességüket az új technológiák elsajátítására és az új útvonalakhoz való alkalmazkodásra. Az egész iparág számára az 5.0 egy kiforrott technológia, amely ma is használható és megbízható, míg a 6.0 a jövő iránya – de ez a jövő először az adatközpontokból jön, majd lassan bekerül a hétköznapi felhasználók életébe.

|(Megjegyzés: A dokumentum egyes részei lehetnekAIgenerál)