PCIe 5.0とPCIe 6.0の違いの詳細な説明

エピグラフ: 32GT/s から 64GT/s は、速度が 2 倍になっただけのように見えるかもしれませんが、その背後には技術的なルートの完全な変革があります。

はじめに: 速度をただ 2 倍にするだけではありません

AI サーバーおよびデータセンター業界で長年働いてきた私が最もよく聞かれる質問は、「PCIe 5.0 と 6.0 の本当の違いは何ですか?」というものです。単純に速度が2倍になるだけじゃないの？

この質問を聞くたびに、私は皆さんのためにそれを噛み砕かなければなりません。PCIe 5.0 から 6.0 へのアップグレードは、前世代よりもはるかに劇的です。 3.0 から 4.0 および 4.0 から 5.0 では、速度も 2 倍になりましたが、技術的なルートは基本的に同じままで、どちらも NRZ エンコーディングと同様のイコライゼーション アーキテクチャを使用していました。しかし、5.0 から 6.0 では、物理層の技術基盤全体が完全に置き換えられました。

このアップグレードがどれほど徹底されているかを誰もが理解できるように、深く考える必要がなく、理解しやすい詳細な比較をまとめました。

まず、主要なパラメーターの比較表を以下に示します。これにより、違いが一目でわかります。

次に、これらの違いの背後にあるものを 1 つずつ説明します。難解な専門用語は使用せず、平易な言葉を使用して、誰もが理解できることを保証します。

1. エンコード方式: NRZ から PAM4 への根本的な移行

これが 2 つの世代の主な違いであり、これを理解すれば、他のすべての違いは簡単に理解できるでしょう。

PCIe 5.0 およびそれ以前のすべてのバージョンは、Non-Return-to-Zero エンコーディング、または略して PAM2 とも呼ばれる NRZ エンコーディングを使用します。簡単に言うと、単位間隔 (俗に「短い送信時間ごと」) ごとに 1 ビット (0 または 1) を送信します。シグナル アイ ダイアグラム (信号の「明瞭度」ダイアグラムと考えることができます) は大きな「目」であり、非常に直感的です。

ただし、PCIe 6.0 では、初めて PAM4 エンコード (4 レベルのパルス振幅変調) が使用されます。その利点は、00、01、10、11 の 4 つのレベルに対応する単位間隔ごとに 2 ビットを送信できることです。その結果、シグナル アイ ダイアグラムは 3 つの小さな「目」が積み重なったものになり、これは同じ時間内に 2 倍の情報を当てはめることに相当します。

多くの人は、「周波数を増やさずに、PAM4 の速度を 2 倍にするにはどうすればよいでしょうか?」と疑問に思うかもしれません。

実際には非常に単純です。PCIe 5.0 のナイキスト周波数は 16GHz (32GT/s の半分) です。 PCIe 6.0 が PAM4 を採用した後、速度は 2 倍の 64GT/s に向上しましたが、ナイキスト周波数は 16 GHz のままです。これは、単位間隔ごとに 1 ビットの追加ビットを送信するためです。これは、信号の基本周波数が変わらないことを意味するため、プリント基板 (PCB) やコネクタの周波数要件が大幅に増加することはなく、ハードウェア伝送設計を変更することなく、伝送距離を 5.0 と同等にすることができます。

しかし、フリーランチはありません。PAM4 にも欠点があり、それを明確にする必要があります。

1. 信号の明瞭度の低下: 全体の電圧振幅は固定されており、PAM4 の 3 つの「小さな目」はそれぞれ、NRZ の「大きな目」の高さのわずか 3 分の 1 です。理論的には、PAM4 の信号の明瞭度 (信号対雑音比) は NRZ よりも約 9.5dB 悪く、これは単純に干渉を受けやすいことを意味します。

2. 弱い耐干渉能力: 電源干渉、信号間のクロストーク、信号反射など、すべてが PAM4 システムでビット エラー (データ送信エラー) を引き起こす可能性が高くなります。

3. より面倒なテスト: 以前は、信号のテストには 1 つの「大きな目」を測定するだけで済みましたが、現在では 3 つの「小さな目」を測定し、直線性 (RLM) などの新しい指標に注意を払う必要があり、テストの難易度とコストが大幅に増加しています。

2. データストリーム構造: フリットモードは必須です

PCIe 5.0 は依然として古い方式である 128b/130b エンコーディングを使用しており、これには約 1.5% の「オーバーヘッド」があります (つまり、データを送信するときに、無関係な補助コンテンツを少し余分に送信する必要があります)。また、さまざまなサイズの TLP パケット (送信用のデータ「パケット」)、「ノンフリット」と呼ばれるモードもサポートします。各「パケット」には独自のチェック (CRC) があり、各パケットの専用の「偽造防止ラベル」に相当します。

PAM4 エンコーディングと後で説明する FEC エラー修正テクノロジを一致させるには、PCIe 6.0 でフリット モード (簡単に言えば、固定サイズの「データ パケット」) を有効にする必要があります。フリットは固定長のデータ ブロック (256 バイト) であり、その内部構造は明確であり、次のように分類されます。

- 235 バイトの TLP: 実際に送信する必要があるコア データ

- 6 バイトの DLP: データの「中間層ラベル」に相当し、リンク層の送信接続を担当します。

- 8バイトのCRC：データが正しく送信されたかどうかを確認するために使用されるチェックコード

- 6 バイトの FEC: エラー訂正のための「バックアップ データ」。後で詳しく説明します。

多くの人は、なぜ固定サイズの「パケット」を使用しなければならないのかと疑問に思うかもしれません。理由は簡単、たったの3点です。

1. FEC エラー訂正に便利: FEC エラー訂正は固定長ブロックで計算され、フリットはまさに完全な処理ユニットです。分割する必要がないため、より効率的になります。

2. オーバーヘッドの削減: 同期ヘッダーやフレーミング トークンなどの古い余分なオーバーヘッドが最適化されています。パケットのサイズは固定ですが、全体的な帯域幅の使用率は実際に向上します。

3. より簡単なエラー処理: まず、FEC が小さな修正可能なエラーをその場で修正し、次に CRC チェックを再度行います。修正できない場合は、再送信が開始されます。プロセスは明確で、行ったり来たりするトラブルはありません。

3. ビット誤り率と誤り訂正機構：新たに追加されたFEC誤り訂正機能

PCIe 5.0 にはデータ送信エラーに対する非常に厳しい要件があります。エンドツーエンドのビット エラー レート (単純に不正なデータ送信の確率) は 1E-12 を超えてはなりません。これは、送信される 1 兆ビットごとに最大 1 ビット エラーが発生することを意味します。物理層等化技術とリンク層再送信に依存しており、専用の誤り訂正機能はありません。

PAM4 エンコーディングは本質的にビット エラーが発生しやすいため、PCIe 6.0 では特に軽量の前方誤り訂正 (略して FEC、口語的には送信中に伝送される「誤り訂正バックアップ」) が追加されています。この仕様では、FBER (First Bit Error Rate) と呼ばれる新しい指標も定義されており、これには ≤ 1E-6 が必要です。これは 5.0 の要件よりも緩いように見えますが、FEC の支援により、全体的なエラー訂正能力は実際には強力になっています。

FECはどのように機能しますか?それは簡単です。データを送信するときに、6 バイトの FEC 冗長情報 (つまり、「バックアップ データ」) がフリットごとに計算され、それと一緒に送信されます。受信後、受信機はまず FEC を使用して、訂正可能な小さなエラーをその場で修正します。エラーが大きすぎて FEC で修正できない場合、CRC がそれを検出し、再送信を開始します。

「最初にエラー訂正のための FEC、次にエラー検証のための CRC」というこの 2 段階のメカニズムの利点は、特に明白です。

- ほとんどのシングルビットの小さなエラーは、再送信せずに FEC によって直接修正できるため、遅延が制御され、全体の速度が低下することはありません。

- 再送信の確率は非常に低く、5E-6 以内に制御され、追加の帯域幅消費はわずか約 0.05% で、通常の使用にはほとんど影響しません。

- イーサネットの RS-FEC (遅延約 100 ナノ秒) と比較して、PCIe 6.0 の軽量 FEC は遅延がはるかに低く、デバイスの通常の動作に影響を与えません。

4. 受信機イコライゼーション: 誤り訂正能力の大幅なアップグレード

高速信号伝送中は、音が遠くに伝わるほど小さくなるのと同じように、信号は減衰します。このとき、受信機が信号をクリアに受信できるように補正する「イコライゼーション」技術が必要になります。 PCIe 5.0 のリファレンス DFE (Decision Feedback Equalization、エラー訂正テクノロジの一種) にはタップが 3 つあり、これはわずか 3 つの「エラー訂正アシスタント」に相当します。

PAM4 信号は干渉の影響を受けやすいため、PCIe 6.0 ではエラー訂正機能に対する要件が高くなります。リファレンス DFE は 16 タップにジャンプします。これは数倍の「誤り訂正アシスタント」に相当します。受信機のデジタル信号処理能力も大幅に向上し、「テール干渉」（信号送信後に残る余分な干渉）をより適切に除去できるようになりました。

さらに、CTLE (Continuous Time Linear Equalization) も 4 極/2 ゼロから 6 極/3 ゼロにアップグレードされ、信号減衰を補償する能力が強化されました。

なぜこれほど多くの「誤り訂正アシスタント」(タップ)が必要なのでしょうか?と多くの人が疑問に思うかもしれません。 PAM4 の 3 つの「小さなアイ」には、異なるイコライゼーション要件があるためです。特に、非線形干渉の影響を受けやすい上部と下部のアイです。より強力な DFE だけが 3 つの「小さな目」をすべてクリアに調整して、信号を正常に受信できるようにすることができます。

5. シグナルインテグリティ: より厳格な要件、妥協の余地なし

上記のパラメータ表から、PCIe 6.0 のテスト要件が 5.0 よりもはるかに厳しいことが明らかです。どれくらい厳密なのかを 1 つずつ詳しく見てみましょう。

- Rx テストアイの高さ: 5.0 の 15mV から 6.0 の 6mV (トップアイのみ) に減少しました。これは、信号の「明瞭度基準」の 2 倍以上に相当します。

- Rx テスト アイ幅: 5.0 の 9.375ps から 6.0 の 3.125ps に減少しました (トップ アイの場合も同様)。これにより、時間精度の要件も大幅に増加しました。

- 基準クロックのジッター要件: ≤0.25ps RMS から ≤0.15ps RMS に強化されました。簡単に言うと、クロックの安定性の要件がより高く、逸脱の余地がありません。

- チャネル損失バジェット: 36dB @16GHz から 32dB @16GHz に減少しました。つまり、送信中の信号減衰が大きくなりすぎてはならず、ハードウェア要件がより厳しくなります。

これは、PCIe 5.0 時代には「十分に優れていた」設計が、6.0 時代にはまったく役に立たなくなることを意味します。 PCB のすべての穴、すべての配線、すべてのコネクタを正確に管理する必要があり、不注意は許されません。

ここにはいくつかの重要な課題がありますので、皆さんに説明します。

1. PCB 材料: MEGTRON 7 や RO4835 などの超低損失材料を使用する必要があります。私たちが普段使用している一般的なFR-4素材では32GHzの信号減衰に耐えられず、使用するとデータ通信エラーが発生しやすくなります。

2. コネクタ: 表面実装コネクタが標準になっており、圧入プロセスは非常に正確である必要があります。わずかなずれが信号に影響を与え、伝送が不安定になることがあります。

3. 電源の安定性: PAM4 は電源の干渉に非常に敏感です。従来の電源設計では要件をまったく満たせないため、安定した電力供給を確保するには配電網 (PDN) を再設計する必要があります。

4. クロストーク制御: 差動ペアの間隔、シールドされたグランドのビアなど、あらゆる詳細を省略することはできません。わずかな見落としがあると信号間のクロストークが発生し、伝送品質に影響を与えます。

6. 商業的な見通し: まずはエンタープライズグレード、その後はコンシューマグレードを待つ

実用化の観点から見ると、これら 2 世代の製品の位置付けは大きく異なります。誰もが一目で理解できるように、2 つのカテゴリに分けてみましょう。

PCIe 5.0 は現在、AI サーバーやデータセンターで完全に普及しています。 NVIDIA の RTX 50 シリーズ グラフィックス カード、AMD の RX 9000 シリーズ グラフィックス カード、エンタープライズ グレードのソリッド ステート ドライブ (SSD) など、すべてが PCIe 5.0 をサポートしており、広く使用されています。

対照的に、PCIe 6.0 の商用化は比較的遅いです。この仕様は 2022 年初頭にリリースされましたが、実際に利用可能なデバイスは 2026 年まで市場に投入されません。これには主に 3 つの現実的な理由があります。

1. 高コスト: PCIe 6.0 コントローラーのテープアウトコストは約 2,000 ～ 3,500 万米ドルで、5.0 コントローラーの 2 倍です。メーカーは投資コストが高く、簡単には量産化しようとしません。

2. 高い技術的閾値: PAM4 の設計、製品検証、テストにはすべて、まったく新しいツールチェーンが必要です。多くのメーカーはまだこのテクノロジーを習得しておらず、短期間で認定製品を生産することができません。

3. 多様な要求: AI およびハイ パフォーマンス コンピューティング (HPC) データ センターは、より高速なデータ転送とより高い効率のために PCIe 6.0 の高帯域幅を実際に必要としています。ただし、一般的なコンシューマー コンピューターやゲーム コンソールの場合、6.0 の需要はほとんどありません。現在の PCIe 5.0 SSD はすでに非常に高速であるため、ユーザーは違いを認識できません。より高速な速度は不要です。

業界の予測によると、PCIe 6.0 は 2030 年以降になるまで消費者市場で普及しない可能性があります。しかし、エンタープライズグレードの分野、特に AI サーバーでは、2026 年から 2027 年に大規模な導入が始まり、まずプロフェッショナル分野に導入されるでしょう。

要約: 2 つの世代の本質的な違い

元の質問に戻ります。PCIe 5.0 と 6.0 の本当の違いは何ですか?

わかりやすい言葉で要約すると、5.0 は NRZ エンコード時代の上限であり、古いテクノロジーを限界まで押し上げています。一方、6.0 は PAM4 エンコード時代の出発点であり、まったく新しい技術的ルートを切り開きます。

エンジニアにとって、PCIe 5.0 に取り組むことは、古いテクノロジーを洗練し完成させる能力をテストすることになります。 PCIe 6.0 に取り組んでいる人は、新しいテクノロジーを学習し、新しいルートに適応する能力をテストします。業界全体にとって、5.0 は現在使用可能で信頼性の高い成熟したテクノロジーであり、6.0 は将来の方向性です。しかし、この未来はまずデータセンターから生まれ、その後ゆっくりと一般ユーザーの生活に浸透していきます。

|(注: 文書の一部は、AI生成する）