技術の進化: PCIe 5.0/6.0/7.0 の比較 - アーキテクチャの反復から AI コンピューティング インターコネクトの新しいベンチマークまで。

AI 大型モデル、高性能コンピューティング、超大規模データセンターの急速な普及に伴い、高速 I/O 相互接続がコンピューティング インフラストラクチャの中心的なボトルネックになっています。ユニバーサル高速バス規格として、PCIe は複数の世代を経て進化してきました。 PCIe 5.0 から 6.0 への移行により、基礎となるアーキテクチャの再構築が実現し、PCIe 7.0 では物理的な限界速度の向上に向けて移行します。これら 3 世代は単純なレート 2 倍化ではなく、技術ロードマップ、信号メカニズム、およびアプリケーション シナリオにおける包括的な差別化です。この記事は、公式仕様とエンジニアリング手法に基づいて、3 世代の PCIe の主要な違いを詳しく分析し、高速相互接続ソリューションの選択のための信頼できる参考資料を提供します。

3世代のコアスペック

設計の難易度

PCIe 5.0 は、従来の NRZ エンコーディングの最終仕上げであり、現在の AI サーバー、ハイエンド ストレージ、および 400G ネットワーク カードの標準相互接続ソリューションです。 PCIe 3.0/4.0 の 2 レベル伝送を継承し、信号サイクルごとに 1 ビットを伝送します。シグナル・アイ・ダイアグラムは強力な抗干渉能力を備えています。 15 mV アイ高さと 9.375 ps アイ幅により、十分なハードウェア マージンが維持されます。 36 dB のチャネル損失バジェットは、従来の PCB およびバックプレーン伝送に適応でき、複雑なリタイマーなしで安定して導入できます。

プロトコル層では、FEC なしの 128b/130b エンコーディングが採用されています。低遅延と強力な互換性を備えたネイティブ信号品質により、超低ビット エラー レートが実現されます。イコライゼーションには 3 タップ DFE と基本的な CTLE のみが必要で、中程度の設計しきい値と制御可能なコストが必要です。これは、パフォーマンス、安定性、導入コストのバランスが取れた最適なソリューションであり、コンシューマのフラッグシップからエンタープライズレベルのコンピューティングまでのすべてのシナリオをカバーします。

PCIe 6.0: アーキテクチャ革命、AI 時代の高速インターコネクトの分水嶺

前世代が同じアーキテクチャの下で反復されていたとすれば、PCIe 6.0 は物理層からプロトコル層まで包括的に再構築されたもので、過去 10 年間で最大の技術的欠陥とみなされ、従来の相互接続と AI 時代の相互接続の境界と見なされます。

物理層の革新: NRZ → PAM4

周波数が変わらない 16 GHz を前提として、PAM4 4 レベル変調は 1 サイクルあたり 2 ビットを実現し、レートを 2 倍の 64 GT/s に高めます。コストは信号マージンを大幅に削減します。トップアイの高さはわずか 6 mV、アイの幅は 3.125 ps、チャネル損失バジェットは 32 dB に強化され、PCB 材料、インピーダンス制御、コネクタおよびシールドに厳しい要件が課されます。

プロトコルとエラー訂正の再構築

従来の可変パケットを廃止し、256 バイトの固定 Flit フレームを採用して 1b/1b ロスレス エンコーディングを実現し、エンコーディング オーバーヘッドを排除し、遅延ジッターを削減します。軽量 FEC は、リンクの安定性を低遅延で実現するために追加されていますが、これは高速伝送には必要な妥協点です。

イコライゼーションシステムの全面的なアップグレード

CTLE は 6 極/3 ゼロにアップグレードされ、DFE タップは 3 から 16 に急増しました。高性能リタイマー、低損失材料、正確な配線が必要になり、800G 相互接続と大規模 GPU クラスター用に特別に構築された設計とコストのしきい値が大幅に増加します。

PCIe 7.0: 変わらないアーキテクチャ、将来のスーパーコンピューティングのための超高速

PCIe 7.0 は、基盤となる再構築を行うことなく、6.0 の成熟したアーキテクチャを完全に継承しています。コアのアップグレードは、ナイキスト周波数を 2 倍の 32 GHz に上げることです。 PAM4 と組み合わせることで、128 GT/秒のレートと x16 双方向 512 GB/秒の極端な帯域幅を実現し、1.6T イーサネット、AI ラージ モデル クラスター、量子コンピューティング、グローバル スーパーコンピューティングをターゲットとします。

信号マージンはさらに減少し、チャネル損失バジェットは銅線ケーブルの物理的限界に近づきます。銅線伝送距離は厳しく制限されています。将来の大規模な導入では、従来の銅メディアの伝送制限を取り除くために、必然的に、一緒にパッケージ化された光ファイバーと光ファイバーの相互接続に依存することになります。同時に、7.0 は 6.0 をベースに強化された FEC とリンク セキュリティ暗号化をアップグレードし、超高帯域幅下でのデータ セキュリティとリンクの信頼性を考慮しており、データ センターの長期的な進化の究極の形となります。

テクノロジーロードマップの概要

· PCIe 3.0 → 4.0 → 5.0: 一貫したアーキテクチャ、NRZ + 従来のパケット + FEC なし、高い互換性、簡単な導入による増分アップグレード。

· PCIe 5.0 → 6.0: 世代間破壊、NRZ から PAM4、可変パケットから Flit、FEC から FEC へ、AI 高速相互接続の重要な境界。

· PCIe 6.0 → 7.0: 光電子統合に向けて、同じアーキテクチャ、周波数 2 倍化、帯域幅制限の下での極端な発掘。

結論

業界ユーザーの場合は、安定性とコスト管理を確保するために、現在の展開に PCIe 5.0 を選択してください。次世代 800G/GPU クラスター向けに PCIe 6.0 をレイアウトします。長期的なトップレベルのコンピューティングのための研究前のPCIe 7.0。 3 世代の本質的な違いを認識することで、高速相互接続アップグレードにおけるパフォーマンス、コスト、長期的な進化のバランスをとり、AI およびデータセンター インフラストラクチャの高速基盤を構築できます。