PCIe 5.0과 PCIe 6.0의 차이점에 대한 자세한 설명

Epigraph: 32GT/s에서 64GT/s로 속도가 두 배로 빨라진 것처럼 보일 수도 있지만, 그 뒤에는 기술적 경로의 완전한 변화가 있습니다.

소개: 속도를 두 배로 높이는 것 이상

오랫동안 AI 서버 및 데이터 센터 업계에서 일한 후 가장 자주 묻는 질문은 'PCIe 5.0과 6.0의 실제 차이점은 무엇입니까?'입니다. 속도가 두배로 빨라지는거 아닌가요?

이 질문을 들을 때마다 저는 모두를 위해 분석해야 합니다. PCIe 5.0에서 6.0으로의 업그레이드는 이전 세대보다 훨씬 더 극적입니다. 3.0에서 4.0, 4.0에서 5.0에서는 속도도 두 배로 빨라졌지만 기술 경로는 기본적으로 동일하게 유지되었습니다. 둘 다 NRZ 인코딩과 유사한 이퀄라이제이션 아키텍처를 사용했습니다. 그러나 5.0에서 6.0까지는 물리계층의 기술적 기반 전체가 완전히 대체되었습니다.

이번 업그레이드가 얼마나 철저한지 모두가 이해할 수 있도록, 지나치게 생각할 필요 없이 이해하기 쉬운 자세한 비교 내용을 정리했습니다.

먼저, 차이점을 한눈에 확인할 수 있도록 핵심 매개변수 비교 표가 있습니다.

다음으로, 모호한 전문 용어를 사용하지 않고 평이한 언어를 사용하여 각 차이점의 이면에 있는 내용을 하나씩 설명하겠습니다. 따라서 모든 사람이 이해할 수 있을 것입니다.

1. 인코딩 방식: NRZ에서 PAM4로의 근본적인 전환

이것이 두 세대의 핵심적인 차이점이며, 이것을 이해하고 나면 다른 모든 차이점은 쉽게 파악될 것입니다.

PCIe 5.0 및 모든 이전 버전은 Non-Return-to-Zero 인코딩, 줄여서 PAM2라고도 하는 NRZ 인코딩을 사용합니다. 간단히 말해서 단위 간격당 1비트(구어적으로 "각각의 짧은 전송 시간")를 0 또는 1로 전송합니다. 신호 아이 다이어그램(신호의 "명확성" 다이어그램으로 생각할 수 있음)은 매우 직관적인 큰 "눈"입니다.

그러나 PCIe 6.0에서는 처음으로 PAM4 인코딩(4레벨 펄스 진폭 변조)을 사용합니다. 장점은 4개 레벨(00, 01, 10, 11)에 해당하는 단위 간격당 2비트를 전송할 수 있다는 것입니다. 결과적으로 신호 아이 다이어그램은 세 개의 작은 "눈"이 함께 쌓이게 됩니다. 이는 동일한 시간에 두 배의 정보를 맞추는 것과 같습니다.

많은 사람들이 질문할 수 있습니다. PAM4가 주파수를 높이지 않고 어떻게 속도를 두 배로 높일 수 있습니까?

실제로는 매우 간단합니다. PCIe 5.0의 Nyquist 주파수는 16GHz(32GT/s의 절반)입니다. PCIe 6.0이 PAM4를 채택한 후 속도는 64GT/s로 두 배로 증가하지만 나이퀴스트 주파수는 단위 간격당 1비트를 추가로 전송하기 때문에 16GHz로 유지됩니다. 이는 신호의 기본 주파수가 변하지 않음을 의미하므로 인쇄 회로 기판(PCB) 및 커넥터의 주파수 요구 사항이 크게 증가하지 않으며 하드웨어 전송 설계를 수정할 필요 없이 전송 거리가 5.0과 유사할 수 있습니다.

하지만 공짜 점심은 없습니다. PAM4에도 단점이 있으므로 이를 명확히 해야 합니다.

1. 신호 선명도 저하: 전체 전압 진폭은 고정되어 있으며 PAM4의 3개 "작은 눈" 각각은 NRZ "큰 눈" 높이의 1/3에 불과합니다. 이론적으로 PAM4의 신호 선명도(신호 대 잡음비)는 NRZ보다 약 9.5dB 더 나쁩니다. 이는 단순히 간섭에 더 취약하다는 것을 의미합니다.

2. 약한 간섭 방지 능력: 전원 공급 장치 간섭, 신호 간 누화, 신호 반사 등 모두 PAM4 시스템에서 비트 오류(데이터 전송 오류)를 일으킬 가능성이 더 높습니다.

3.  더욱 번거로운 테스트: 과거에는 신호 테스트에서 하나의 "큰 눈"만 측정하면 되었지만 이제는 3개의 "작은 눈"을 측정하고 선형성(RLM)과 같은 새로운 지표에 주의를 기울여야 하므로 테스트의 어려움과 비용이 크게 증가합니다.

2. 데이터 스트림 구조: Flit 모드는 필수입니다.

PCIe 5.0은 여전히 ​​기존 방법인 128b/130b 인코딩을 사용합니다. 이 인코딩의 "오버헤드"는 약 1.5%입니다(즉, 데이터를 전송할 때 관련 없는 보조 콘텐츠를 조금 더 보내야 함을 의미). 또한 "Non-Flit"이라는 모드인 다양한 크기의 TLP 패킷(전송용 데이터 "패킷")을 지원합니다. 각 "패킷"에는 자체 검사(CRC)가 있으며 이는 각 패킷에 대한 독점적인 "위조 방지 라벨"에 해당합니다.

PAM4 인코딩과 나중에 논의할 FEC 오류 수정 기술을 일치시키기 위해 PCIe 6.0은 Flit 모드(간단히 고정 크기 "데이터 패킷")를 활성화해야 합니다. Flit은 고정 길이 데이터 블록(256바이트)이며 내부 구조가 명확하며 다음과 같이 분류됩니다.

- TLP 235바이트 : 실제로 전송해야 하는 핵심 데이터

- 6바이트 DLP: 데이터의 "중간 계층 레이블"과 동일하며 링크 계층 전송 연결을 담당합니다.

- 8바이트 CRC: 데이터가 올바르게 전송되었는지 확인하는 데 사용되는 체크 코드

- 6바이트 FEC: 오류 수정을 위한 "백업 데이터". 이에 대해서는 나중에 자세히 설명하겠습니다.

많은 사람들이 궁금해할 것입니다. 왜 고정 크기 "패킷"을 사용해야 합니까? 그 이유는 간단합니다. 세 가지만 말씀드리겠습니다.

1.  FEC 오류 수정에 편리함: FEC 오류 수정은 고정 길이 블록으로 계산되며 Flit은 정확히 완전한 처리 장치이므로 분할할 필요가 없어 더욱 효율적입니다.

2.  오버헤드 감소: 동기화 헤더 및 프레이밍 토큰과 같은 기존의 추가 오버헤드가 최적화되었습니다. 패킷의 크기는 고정되어 있지만 전체 대역폭 활용도는 실제로 향상됩니다.

3.  더 쉬워진 오류 처리: 먼저 FEC는 수정 가능한 작은 오류를 현장에서 수정한 다음 CRC를 다시 확인합니다. 수정할 수 없는 경우 재전송이 시작됩니다. 프로세스가 명확하고 앞뒤로 문제가 발생하지 않습니다.

3. 비트 오류율 및 오류 정정 메커니즘: 새로 추가된 FEC 오류 정정 기능

PCIe 5.0에는 데이터 전송 오류에 대한 매우 엄격한 요구 사항이 있습니다. 종단 간 비트 오류율(단순히 잘못된 데이터 전송 가능성)은 1E-12를 초과해서는 안 됩니다. 즉, 전송된 1조 비트당 최대 1비트 오류를 ​​의미합니다. 이는 전용 오류 정정 기능 없이 물리 계층 등화 기술과 링크 계층 재전송을 사용합니다.

PAM4 인코딩은 본질적으로 비트 오류가 발생하기 쉽기 때문에 PCIe 6.0은 특히 경량 순방향 오류 수정(FEC, 구어적으로 전송 중에 수행되는 "오류 수정 백업")을 추가합니다. 또한 이 사양에서는 1E-6 이하를 요구하는 FBER(첫 번째 비트 오류율)라는 새로운 표시기를 정의합니다. 이는 5.0의 요구 사항보다 느슨해 보이지만 FEC 지원을 사용하면 전반적인 오류 수정 기능이 실제로 더 강력해집니다.

FEC는 어떻게 작동하나요? 간단합니다. 데이터를 전송할 때 각 Flit에 대해 6바이트의 FEC 중복 정보(예: "백업 데이터")가 계산되어 함께 전송됩니다. 수신 후 수신기는 먼저 FEC를 사용하여 수정 가능한 작은 오류를 현장에서 수정합니다. FEC가 수정하기에는 오류가 너무 큰 경우 CRC는 이를 감지하고 재전송을 시작합니다.

"오류 정정을 위해 먼저 FEC를 수행하고 오류 검증을 위해 CRC를 수행하는" 2단계 메커니즘의 장점은 특히 분명합니다.

- 대부분의 단일 비트 작은 오류는 재전송 없이 FEC에서 직접 수정할 수 있으므로 대기 시간을 제어하고 전체 속도를 저하시키지 않습니다.

- 재전송 확률은 매우 낮아 5E-6 내에서 제어되며, 추가 대역폭 소비는 약 0.05%에 불과하여 정상적인 사용에 거의 영향을 미치지 않습니다.

- 이더넷의 RS-FEC(대기 시간 약 100나노초)에 비해 PCIe 6.0의 경량 FEC는 대기 시간이 훨씬 낮으며 장치의 정상적인 작동에 영향을 미치지 않습니다.

4. 수신기 균등화: 오류 정정 기능이 크게 업그레이드되었습니다.

고속 신호 전송 중에 신호는 약해집니다. 마치 소리가 멀리 이동할수록 조용해지는 것과 같습니다. 이때, 수신기가 신호를 명확하게 수신할 수 있도록 보상하기 위해 "균등화" 기술이 필요합니다. PCIe 5.0의 레퍼런스 DFE(Decision Feedback Equalization, 오류 수정 기술의 일종)에는 3개의 "오류 수정 보조자"에 해당하는 3개의 탭이 있습니다.

PAM4 신호는 간섭에 더 취약하기 때문에 PCIe 6.0은 오류 수정 기능에 대한 요구 사항이 더 높습니다. 참조 DFE는 16개의 탭으로 점프합니다. 이는 몇 배 더 많은 "오류 수정 보조 장치"에 해당합니다. 수신기의 디지털 신호 처리 기능도 크게 향상되어 "테일 간섭"(신호 전송 후 남은 추가 간섭)을 더 잘 제거할 수 있습니다.

또한 CTLE(연속 시간 선형 균등화)도 4극/2영에서 6극/3영으로 업그레이드되어 신호 감쇠를 보상하는 기능이 더욱 강력해졌습니다.

많은 사람들이 다음과 같이 질문할 수 있습니다. 왜 그렇게 많은 "오류 수정 보조자"(탭)가 필요한가요? PAM4의 세 개의 "작은 눈"은 서로 다른 균등화 요구 사항을 갖고 있기 때문입니다. 특히 비선형 간섭에 더 취약한 상단 및 하단 눈이 그렇습니다. 더 강한 DFE만이 3개의 "작은 눈"을 모두 선명하게 조정하여 신호가 정상적으로 수신될 수 있도록 할 수 있습니다.

5. 신호 무결성: 더욱 엄격한 요구 사항, 타협의 여지 없음

위의 매개변수 표에서 PCIe 6.0의 테스트 요구 사항이 5.0보다 훨씬 엄격하다는 것이 분명해졌습니다. 얼마나 엄격한지 하나씩 분석해 보겠습니다.

- Rx 테스트 눈 높이: 5.0의 15mV에서 6.0의 6mV로 감소했습니다(상단 눈에만 해당). 이는 신호의 "선명도 표준"을 두 배 이상 늘리는 것과 같습니다.

- Rx 테스트 눈 폭: 5.0의 9.375ps에서 6.0의 3.125ps로 감소했으며(계속 위쪽 눈의 경우) 시간 정확도에 대한 요구 사항도 크게 늘어납니다.

- 기준 클록 지터 요구 사항: 0.25ps 이하 RMS에서 0.15ps RMS로 강화되었습니다. 간단히 말해서, 클록 안정성 요구 사항이 더 높고 편차가 용납되지 않습니다.

- 채널 손실 예산: 36dB @16GHz에서 32dB @16GHz로 감소했습니다. 즉, 전송 중 신호 감쇠가 너무 클 수 없으며 하드웨어 요구 사항이 더욱 엄격해졌습니다.

이는 PCIe 5.0 시대에 "충분히 좋은" 디자인이 6.0 시대에는 전혀 쓸모가 없다는 것을 의미합니다. PCB의 모든 구멍, 모든 밀리미터의 배선, 모든 커넥터는 부주의할 여지 없이 정밀하게 제어되어야 합니다.

여기에는 몇 가지 주요 과제가 있으며, 모두에게 강조하겠습니다.

1.  PCB 재료: MEGTRON 7 및 RO4835와 같은 초저손실 재료를 사용해야 합니다. 우리가 일반적으로 사용하는 일반 FR-4 소재는 32GHz에서 신호 감쇠를 견딜 수 없으며 사용하면 쉽게 데이터 전송 오류가 발생합니다.

2.  커넥터: 표면 실장 커넥터는 표준이 되었으며 압입 공정은 매우 정확해야 합니다. 약간의 편차는 신호에 영향을 미치고 전송이 불안정해질 수 있습니다.

3.  전원 공급 장치 안정성: PAM4는 전원 공급 장치 간섭에 매우 민감합니다. 기존 전원 공급 장치 설계로는 요구 사항을 전혀 충족할 수 없으므로 안정적인 전원 공급을 보장하려면 전력 분배 네트워크(PDN)를 다시 설계해야 합니다.

4. 누화 제어: 차동 쌍의 간격, 차폐 접지의 비아 등 모든 세부 사항을 생략할 수 없습니다. 약간의 실수로 인해 신호 간 혼선이 발생하고 전송 품질에 영향을 미칠 수 있습니다.

6. 상업적 전망: 엔터프라이즈급 우선, 소비자급 대기

실제 적용 관점에서 볼 때 이 두 세대 제품의 포지셔닝은 매우 다릅니다. 누구나 한 눈에 이해할 수 있도록 두 가지로 나누어 보겠습니다.

PCIe 5.0은 이제 AI 서버와 데이터 센터에서 널리 사용되고 있습니다. NVIDIA의 RTX 50 시리즈 그래픽 카드, AMD의 RX 9000 시리즈 그래픽 카드, 엔터프라이즈급 솔리드 스테이트 드라이브(SSD) 등 모두 PCIe 5.0을 지원하며 널리 사용됩니다.

이에 비해 PCIe 6.0의 상용화 속도는 상대적으로 느리다. 사양은 2022년 초에 출시되었지만 실제 사용 가능한 장치는 2026년이 되어야 시장에 출시됩니다. 이에 대한 세 가지 현실적인 이유가 있습니다.

1. 높은 비용: PCIe 6.0 컨트롤러의 테이프아웃 비용은 약 2,000만~3,500만 달러로 5.0의 두 배입니다. 제조업체는 투자 비용이 높아 대량 생산에 쉽게 투입하지 않습니다.

2.  높은 기술 임계값: PAM4 설계, 제품 검증 및 테스트에는 모두 새로운 툴체인이 필요합니다. 많은 제조업체는 아직 이 기술을 익히지 못해 단시간에 적합한 제품을 생산할 수 없습니다.

3.  다양한 요구 사항: AI 및 HPC(고성능 컴퓨팅) 데이터 센터에는 더 빠른 데이터 전송과 더 높은 효율성을 위해 실제로 PCIe 6.0의 고대역폭이 필요합니다. 그러나 일반 소비자 컴퓨터와 게임 콘솔의 경우 6.0에 대한 수요가 거의 없습니다. 현재 PCIe 5.0 SSD는 이미 사용자가 차이를 인식할 수 없을 정도로 빠릅니다. 더 빠른 속도는 불필요합니다.

업계 예측에 따르면 PCIe 6.0은 2030년 이후까지 소비자 시장에서 인기가 없을 수도 있습니다. 그러나 엔터프라이즈급 분야, 특히 AI 서버에서는 2026~2027년에 대규모 배포가 시작되어 전문 분야에 처음으로 상륙할 것입니다.

요약: 두 세대의 본질적인 차이점

원래 질문으로 돌아가서, PCIe 5.0과 6.0의 실제 차이점은 무엇입니까?

일반 언어로 요약하자면: 5.0은 NRZ 인코딩 시대의 정점이며 오래된 기술을 한계까지 밀어붙입니다. 6.0은 PAM4 인코딩 시대의 시작점이며 완전히 새로운 기술 경로를 열어줍니다.

엔지니어의 경우 PCIe 5.0 작업을 통해 기존 기술을 개선하고 완벽하게 만드는 능력을 테스트합니다. PCIe 6.0 작업은 새로운 기술을 배우고 새로운 경로에 적응하는 능력을 테스트합니다. 전체 산업에 있어서 5.0은 현재 사용 가능하고 신뢰할 수 있는 성숙한 기술인 반면 6.0은 미래 방향입니다. 그러나 이 미래는 먼저 데이터 센터에서 나온 다음 천천히 일반 사용자의 삶에 침투할 것입니다.

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