Ewolucja techniczna: porównanie PCIe 5.0/6.0/7.0 – od iteracji architektury do nowego punktu odniesienia dla połączeń wzajemnych obliczeń AI.

Wraz z szybką popularyzacją dużych modeli sztucznej inteligencji, obliczeń o wysokiej wydajności i centrów danych o bardzo dużej skali, szybkie połączenia we/wy stały się głównym wąskim gardłem infrastruktury obliczeniowej. Jako uniwersalny standard szybkiej magistrali, PCIe ewoluowało przez wiele pokoleń. Przejście z PCIe 5.0 na 6.0 zapewnia rekonstrukcję podstawowej architektury, a PCIe 7.0 zmierza w kierunku zwiększenia fizycznej prędkości granicznej. Te trzy generacje nie są prostym podwojeniem szybkości, ale kompleksowym zróżnicowaniem technicznego planu działania, mechanizmu sygnałowego i scenariuszy zastosowań. W oparciu o oficjalne specyfikacje i praktyki inżynieryjne w tym artykule szczegółowo przeanalizowano podstawowe różnice między trzema generacjami PCIe, zapewniając wiarygodne odniesienie przy wyborze rozwiązania w zakresie szybkich połączeń wzajemnych.

Podstawowe specyfikacje trzech generacji

Trudność projektowania

PCIe 5.0 jest ostatnim zwieńczeniem tradycyjnego kodowania NRZ i jest standardowym rozwiązaniem połączeń wzajemnych dla obecnych serwerów AI, wysokiej klasy pamięci masowej i kart sieciowych 400G. Dziedziczy dwupoziomową transmisję PCIe 3.0/4.0, przesyłając 1 bit na cykl sygnału. Schemat oka sygnału jest kompletny i ma silną zdolność przeciwzakłóceniową. Wysokość oka 15 mV i szerokość oka 9,375 ps zachowują wystarczający margines sprzętowy. Budżet strat kanału wynoszący 36 dB można dostosować do konwencjonalnej transmisji PCB i płyty montażowej i można go stabilnie wdrożyć bez skomplikowanych retimerów.

W warstwie protokołu przyjęto kodowanie 128b/130b bez FEC. Ultraniski współczynnik błędów bitowych osiąga się dzięki natywnej jakości sygnału, niskim opóźnieniom i dużej kompatybilności. Wyrównanie wymaga jedynie 3-krotnego DFE i podstawowego CTLE, przy umiarkowanym progu projektowym i kontrolowanych kosztach. Jest to najlepsze rozwiązanie równoważące wydajność, stabilność i koszty wdrożenia, obejmujące pełne scenariusze, od flagowego produktu konsumenckiego po przetwarzanie na poziomie przedsiębiorstwa.

PCIe 6.0: Rewolucja architektoniczna, przełom w szybkich połączeniach wzajemnych ery AI

Jeśli poprzednie generacje działały iteracyjnie w ramach tej samej architektury, PCIe 6.0 stanowi kompleksową rekonstrukcję z warstwy fizycznej na warstwę protokołu, uważaną za największy błąd technologiczny ostatniej dekady i granicę między tradycyjnymi połączeniami wzajemnymi a połączeniami ery sztucznej inteligencji.

Innowacje w warstwie fizycznej: NRZ → PAM4

Przy założeniu niezmienionej częstotliwości 16 GHz, czteropoziomowa modulacja PAM4 realizuje 2 bity na cykl, podwajając szybkość do 64 GT/s. Kosztem jest znacznie zmniejszony margines sygnału: wysokość górnego oka tylko 6 mV, szerokość oka 3,125 ps, budżet strat kanału zmniejszony do 32 dB, nakładając rygorystyczne wymagania na materiały PCB, kontrolę impedancji, złącza i ekranowanie.

Rekonstrukcja protokołu i korekcji błędów

Porzuca tradycyjne pakiety zmienne i przyjmuje 256-bajtowe stałe ramki Flit, aby realizować bezstratne kodowanie 1b/1b, eliminując narzut związany z kodowaniem i redukując jitter opóźnienia. Dodano lekki FEC, aby zapewnić stabilność łącza wymiany przy niewielkim opóźnieniu, co jest niezbędnym kompromisem w przypadku szybkiej transmisji.

Kompleksowa modernizacja systemu wyrównywania

CTLE zostaje zmodernizowane do 6-biegunowego/3-zero, DFE przełącza od 3 do 16. Niezbędne stają się wysokowydajne retimery, materiały o niskich stratach i precyzyjne okablowanie, co znacznie zwiększa progi projektowe i kosztowe, specjalnie zbudowane dla połączeń wzajemnych 800G i wielkoskalowych klastrów GPU.

PCIe 7.0: niezmienna architektura, ekstremalna prędkość dla przyszłych superkomputerów

PCIe 7.0 w pełni dziedziczy dojrzałą architekturę 6.0 bez podstawowej rekonstrukcji. Podstawowym ulepszeniem jest podwojenie częstotliwości Nyquista do 32 GHz. W połączeniu z PAM4 osiąga prędkość 128 GT/s i ekstremalną przepustowość dwukierunkową x16 512 GB/s, ukierunkowaną na Ethernet 1,6T, klastry dużych modeli AI, obliczenia kwantowe i globalne superkomputery.

Margines sygnału jest jeszcze bardziej zmniejszony, a budżet strat kanału zbliża się do fizycznej granicy kabli miedzianych. Odległość transmisji miedzi jest ściśle ograniczona. W przyszłości wdrożenie na dużą skalę będzie nieuchronnie opierać się na wspólnie spakowanej optyce i połączeniach światłowodowych, aby pozbyć się ograniczeń transmisji tradycyjnych mediów miedzianych. Jednocześnie wersja 7.0 aktualizuje ulepszone szyfrowanie FEC i bezpieczeństwo łącza w oparciu o wersję 6.0, biorąc pod uwagę bezpieczeństwo danych i niezawodność łącza w przypadku ultrawysokiej przepustowości, stając się ostateczną formą długoterminowej ewolucji centrów danych.

Podsumowanie planu rozwoju technologii

· PCIe 3.0 → 4.0 → 5.0: Przyrostowa aktualizacja ze spójną architekturą, NRZ + tradycyjne pakiety + brak FEC, wysoka kompatybilność i łatwe wdrożenie.

· PCIe 5.0 → 6.0: Subwersja międzypokoleniowa, NRZ do PAM4, pakiety zmienne do Flit, brak FEC do FEC, kluczowa granica szybkich połączeń wzajemnych AI.

· PCIe 6.0 → 7.0: Ekstremalne wykorzystanie tej samej architektury, podwojenie częstotliwości, ograniczenie przepustowości w kierunku integracji optyczno-elektronicznej.

Wniosek

Użytkownicy przemysłowi powinni wybrać PCIe 5.0 do bieżącego wdrożenia, aby zapewnić stabilność i kontrolę kosztów; opracowanie PCIe 6.0 dla klastrów 800G/GPU nowej generacji; oraz wstępne badania PCIe 7.0 pod kątem długoterminowego przetwarzania na najwyższym poziomie. Uznanie zasadniczych różnic pomiędzy trzema generacjami może zrównoważyć wydajność, koszty i długoterminową ewolucję w zakresie modernizacji szybkich połączeń wzajemnych oraz zbudować szybką podstawę dla sztucznej inteligencji i infrastruktury centrów danych.