Explicação detalhada das diferenças entre PCIe 5.0 e PCIe 6.0

Epígrafe: De 32GT/s para 64GT/s, pode parecer apenas uma duplicação da velocidade, mas por trás disso está uma transformação completa da rota técnica.

Introdução: mais do que apenas dobrar a velocidade

Depois de trabalhar tantos anos no setor de servidores e data centers de IA, a pergunta que mais me fazem é: Qual é a diferença real entre PCIe 5.0 e 6.0? Não é apenas dobrar a velocidade?

Cada vez que ouço essa pergunta, tenho que resumi-la para todos: a atualização do PCIe 5.0 para o 6.0 é muito mais dramática do que as gerações anteriores. Do 3.0 ao 4.0 e do 4.0 ao 5.0, embora a velocidade também tenha dobrado, o percurso técnico permaneceu basicamente o mesmo – ambos usaram codificação NRZ e arquiteturas de equalização semelhantes. Mas do 5.0 ao 6.0, toda a base técnica da camada física foi completamente substituída.

Para ajudar todos a entender o quão completa é essa atualização, elaborei uma comparação detalhada que é fácil de entender, sem necessidade de pensar demais.

Primeiro, aqui está uma tabela de comparações de parâmetros principais, para que você possa ver as diferenças rapidamente:

A seguir, detalharei o que está por trás de cada uma dessas diferenças, uma por uma, usando uma linguagem simples - sem jargões obscuros, então garanto que todos possam entender.

1. Método de codificação: uma mudança fundamental de NRZ para PAM4

Esta é a principal diferença entre as duas gerações e, uma vez que você entenda isso, todas as outras diferenças serão fáceis de compreender.

PCIe 5.0 e todas as versões anteriores usam codificação NRZ, também conhecida como codificação Non-Return-to-Zero ou PAM2, abreviadamente. Simplificando, ele envia 1 bit por intervalo de unidade (coloquialmente, "cada curto tempo de transmissão") - 0 ou 1. O diagrama do olho do sinal (que você pode considerar um diagrama de "claridade" do sinal) é um grande "olho", que é muito intuitivo.

PCIe 6.0, no entanto, usa codificação PAM4 (modulação de amplitude de pulso de quatro níveis) pela primeira vez. Sua vantagem é que ele pode enviar 2 bits por intervalo de unidade, correspondendo a quatro níveis: 00, 01, 10 e 11. Como resultado, o diagrama de olho de sinal se transforma em três pequenos “olhos” empilhados, o que equivale a encaixar o dobro de informações no mesmo período de tempo.

Muitas pessoas podem perguntar: Como o PAM4 pode dobrar a velocidade sem aumentar a frequência?

Na verdade, é muito simples: a frequência Nyquist do PCIe 5.0 é 16GHz (metade de 32GT/s). Depois que o PCIe 6.0 adota o PAM4, embora a velocidade dobre para 64GT/s, a frequência de Nyquist permanece em 16GHz – porque transmite 1 bit extra por intervalo de unidade. Isso significa que a frequência fundamental do sinal não muda, portanto os requisitos de frequência para a placa de circuito impresso (PCB) e os conectores não aumentam significativamente, e a distância de transmissão pode ser semelhante à de 5,0, sem a necessidade de modificar o design de transmissão do hardware.

Mas não existe almoço grátis – o PAM4 também tem suas deficiências, que precisamos deixar claras:

1. Clareza de sinal degradada: a amplitude geral da tensão é fixa e cada um dos três "olhos pequenos" do PAM4 tem apenas um terço da altura do "olho grande" do NRZ. Teoricamente, a clareza do sinal (relação sinal-ruído) do PAM4 é cerca de 9,5dB pior que a do NRZ, o que significa simplesmente que é mais suscetível a interferências.

2.  Capacidade antiinterferência mais fraca: seja interferência na fonte de alimentação, diafonia entre sinais ou reflexão de sinal, todos têm maior probabilidade de causar erros de bit (erros de transmissão de dados) em um sistema PAM4.

3. Testes mais problemáticos: no passado, os sinais de teste exigiam apenas a medição de um "olho grande", mas agora temos que medir três "olhos pequenos" e prestar atenção a novos indicadores como a linearidade (RLM), que aumenta significativamente a dificuldade e o custo dos testes.

2. Estrutura do fluxo de dados: o modo Flit é obrigatório

PCIe 5.0 ainda usa o método antigo: codificação 128b/130b, que tem uma “sobrecarga” de cerca de 1,5% (ou seja, ao transmitir dados, você precisa enviar um pouco de conteúdo auxiliar extra irrelevante). Ele também suporta pacotes TLP ("pacotes" de dados para transmissão) de diferentes tamanhos, um modo chamado "Non-Flit". Cada “pacote” possui seu próprio cheque (CRC), que equivale a uma “etiqueta antifalsificação” exclusiva para cada pacote.

Para combinar a codificação PAM4 e a tecnologia de correção de erros FEC que discutiremos mais tarde, o PCIe 6.0 deve ativar o modo Flit (simplificando, "pacotes de dados" de tamanho fixo). Um Flit é um bloco de dados de comprimento fixo – 256 bytes – e sua estrutura interna é clara, dividida em:

- 235 bytes de TLP: os dados principais que realmente precisam ser transmitidos

- 6 bytes de DLP: Equivalente a um “rótulo de camada intermediária” para os dados, responsável pela conexão de transmissão da camada de enlace

- 8 bytes de CRC: Um código de verificação usado para verificar se os dados foram transmitidos corretamente

- 6 bytes de FEC: “Dados de backup” para correção de erros, que explicaremos detalhadamente mais tarde

Muitas pessoas podem se perguntar: por que precisamos usar “pacotes” de tamanho fixo? As razões são simples, apenas três pontos:

1.  Conveniente para correção de erros FEC: a correção de erros FEC é calculada em blocos de comprimento fixo, e um Flit é exatamente uma unidade de processamento completa – sem necessidade de dividi-la, tornando-a mais eficiente.

2.  Despesas gerais reduzidas: as antigas sobrecargas extras, como cabeçalhos de sincronização e tokens de enquadramento, foram otimizadas. Embora os pacotes tenham tamanho fixo, a utilização geral da largura de banda é, na verdade, melhorada.

3. Tratamento de erros mais fácil: primeiro, o FEC corrige pequenos erros corrigíveis no local e, em seguida, o CRC verifica novamente. Se não puder ser corrigido, uma retransmissão será iniciada. O processo é claro e não envolve problemas de ida e volta.

3. Taxa de erros de bits e mecanismo de correção de erros: função de correção de erros FEC recentemente adicionada

PCIe 5.0 tem requisitos muito rígidos para erros de transmissão de dados: a taxa de erro de bit ponta a ponta (simplesmente a probabilidade de transmissão incorreta de dados) não deve exceder 1E-12, o que significa no máximo 1 erro de bit para cada 1 trilhão de bits transmitidos. Ele depende da tecnologia de equalização da camada física mais retransmissão da camada de link, sem função dedicada de correção de erros.

Como a codificação PAM4 é inerentemente mais propensa a erros de bits, o PCIe 6.0 adiciona especificamente uma correção de erro direta leve (FEC, abreviadamente; coloquialmente, "backup de correção de erros" realizado durante a transmissão). A especificação também define um novo indicador chamado FBER (First Bit Error Rate), que requer ≤ 1E-6. Embora isso pareça mais flexível do que o requisito do 5.0, com a assistência da FEC, a capacidade geral de correção de erros é na verdade mais forte.

Como funciona o FEC? É simples: ao enviar dados, 6 bytes de informações redundantes FEC (ou seja, “dados de backup”) são calculados para cada Flit e enviados junto com ele. Após o recebimento, o receptor primeiro usa o FEC para corrigir pequenos erros corrigíveis no local. Se o erro for muito grande para ser corrigido pelo FEC, o CRC o detecta e inicia uma retransmissão.

As vantagens deste mecanismo de duas etapas de "primeiro FEC para correção de erros, depois CRC para verificação de erros" são particularmente óbvias:

- A maioria dos pequenos erros de bit único pode ser corrigida diretamente pelo FEC sem retransmissão, mantendo a latência sob controle e não diminuindo a velocidade geral.

- A probabilidade de retransmissão é muito baixa, controlada dentro de 5E-6, e o consumo adicional de largura de banda é de apenas cerca de 0,05%, o que mal afeta o uso normal.

- Comparado ao RS-FEC da Ethernet (latência de cerca de 100 nanossegundos), o FEC leve do PCIe 6.0 tem latência muito menor e não afetará a operação normal dos dispositivos.

4. Equalização do receptor: atualização significativa na capacidade de correção de erros

Durante a transmissão de sinal em alta velocidade, os sinais serão atenuados – assim como o som fica mais silencioso à medida que avança. Neste momento, a tecnologia de "equalização" é necessária para compensar, permitindo que o receptor receba o sinal com clareza. O DFE (Decision Feedback Equalization, um tipo de tecnologia de correção de erros) de referência do PCIe 5.0 possui 3 toques, equivalentes a apenas 3 "assistentes de correção de erros".

Como os sinais PAM4 são mais suscetíveis a interferências, o PCIe 6.0 possui requisitos mais elevados para capacidade de correção de erros. O DFE de referência salta para 16 toques – o que equivale a várias vezes mais “assistentes de correção de erros”. A capacidade de processamento de sinal digital do receptor também foi bastante aprimorada, sendo mais capaz de eliminar a "interferência de cauda" (a interferência extra deixada após a transmissão do sinal).

Além disso, CTLE (Equalização Linear de Tempo Contínuo) também foi atualizado, de 4 pólos/2 zeros para 6 pólos/3 zeros, com maior capacidade de compensar a atenuação do sinal.

Muitas pessoas podem perguntar: Por que precisamos de tantos “assistentes de correção de erros” (torneiras)? Porque os três “olhos pequenos” do PAM4 têm requisitos de equalização diferentes – especialmente os olhos superior e inferior, que são mais suscetíveis a interferências não lineares. Somente um DFE mais forte pode ajustar todos os três “olhos pequenos” para ficarem claros, garantindo que o sinal possa ser recebido normalmente.

5. Integridade do sinal: requisitos mais rígidos, sem espaço para concessões

Fica claro na tabela de parâmetros acima que os requisitos de teste do PCIe 6.0 são muito mais rígidos do que os do 5.0. Vamos detalhar exatamente o quão rígidos eles são, um por um:

- Altura do olho de teste Rx: reduzida de 15mV em 5,0 para 6mV em 6,0 (apenas para o olho superior), o que equivale a mais que dobrar o "padrão de clareza" para sinais.

- Largura do olho do teste Rx: reduzida de 9,375ps em 5,0 para 3,125ps em 6,0 (ainda para o olho superior), o que também aumenta muito a necessidade de precisão do tempo.

Requisito de jitter do relógio de referência: Apertado de ≤0,25ps RMS para ≤0,15ps RMS. Simplificando, o requisito de estabilidade do clock é maior, sem espaço para desvios.

- Orçamento de perda de canal: reduzido de 36dB a 16GHz para 32dB a 16GHz, o que significa que a atenuação do sinal durante a transmissão não pode ser muito grande e os requisitos de hardware são mais rigorosos.

Isso significa que os designs que eram “bons o suficiente” na era PCIe 5.0 serão completamente inúteis na era 6.0. Cada furo na PCB, cada milímetro de fiação e cada conector devem ser controlados com precisão – não há espaço para descuidos.

Existem vários desafios importantes aqui, que destacarei para todos:

1. Material PCB: deve usar materiais de perda ultrabaixa, como MEGTRON 7 e RO4835. Os materiais FR-4 comuns que normalmente usamos não suportam a atenuação do sinal em 32 GHz e causarão facilmente erros de transmissão de dados se usados.

2.  Conectores: os conectores de montagem em superfície tornaram-se padrão e o processo de encaixe por pressão deve ser extremamente preciso. Um ligeiro desvio afetará o sinal e causará transmissão instável.

3.  Estabilidade da fonte de alimentação: o PAM4 é muito sensível à interferência da fonte de alimentação. O projeto anterior da fonte de alimentação não atende aos requisitos, portanto a rede de distribuição de energia (PDN) deve ser redesenhada para garantir uma fonte de alimentação estável.

4. Controle de diafonia: o espaçamento dos pares diferenciais, as vias do aterramento blindado – todos os detalhes não podem ser omitidos. Um ligeiro descuido causará diafonia entre os sinais e afetará a qualidade da transmissão.

6. Perspectivas Comerciais: Nível Empresarial Primeiro, Nível Consumidor para Esperar

Do ponto de vista da aplicação prática, o posicionamento destas duas gerações de produtos é muito diferente. Vamos dividi-lo em duas categorias, para que todos possam entender rapidamente.

O PCIe 5.0 agora é totalmente popular em servidores e data centers de IA. Quer sejam placas gráficas da série RTX 50 da NVIDIA, placas gráficas da série RX 9000 da AMD ou unidades de estado sólido (SSDs) de nível empresarial, todas suportam PCIe 5.0 e são amplamente utilizadas.

Por outro lado, a comercialização do PCIe 6.0 é relativamente lenta. Embora a especificação tenha sido lançada no início de 2022, os dispositivos reais disponíveis não chegarão ao mercado até 2026. Existem três razões realistas principais para isso:

1. Alto custo: o custo da saída de fita de um controlador PCIe 6.0 é de cerca de 20 a 35 milhões de dólares americanos, o dobro do 5.0. Os fabricantes têm altos custos de investimento e não o colocarão facilmente em produção em massa.

2. Alto limite técnico: o design, a verificação do produto e os testes do PAM4 exigem um conjunto de ferramentas totalmente novo. Muitos fabricantes ainda não dominam esta tecnologia e não conseguem produzir produtos qualificados em pouco tempo.

3.  Demandas divergentes: os data centers de IA e de computação de alto desempenho (HPC) realmente precisam da alta largura de banda do PCIe 6.0 para uma transmissão de dados mais rápida e maior eficiência. No entanto, para computadores de consumo comuns e consoles de jogos, quase não há demanda por 6.0 – os SSDs PCIe 5.0 atuais já são tão rápidos que os usuários não conseguem perceber a diferença; velocidades mais rápidas são desnecessárias.

De acordo com as previsões da indústria, o PCIe 6.0 pode não ser popular no mercado consumidor até depois de 2030. Mas no campo de nível empresarial, especialmente nos servidores de IA, a implantação em grande escala começará em 2026-2027, chegando primeiro aos campos profissionais.

Resumo: A diferença essencial entre as duas gerações

Voltando à pergunta original: Qual é a real diferença entre PCIe 5.0 e 6.0?

Resumindo em linguagem simples: 5.0 é o limite máximo da era da codificação NRZ, levando a tecnologia antiga ao seu limite; enquanto 6.0 é o ponto de partida da era da codificação PAM4, abrindo um caminho técnico totalmente novo.

Para os engenheiros, trabalhar no PCIe 5.0 testa sua capacidade de refinar e aperfeiçoar tecnologias antigas; trabalhar no PCIe 6.0 testa sua capacidade de aprender novas tecnologias e se adaptar a novas rotas. Para toda a indústria, 5.0 é uma tecnologia madura que pode ser utilizada e confiável hoje, enquanto 6.0 é a direção futura – mas esse futuro virá primeiro dos data centers e depois, lentamente, chegará à vida dos usuários comuns.

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