Explicación detallada de las diferencias entre PCIe 5.0 y PCIe 6.0

Epígrafe: De 32GT/s a 64GT/s, puede parecer simplemente una duplicación de velocidad, pero detrás hay una transformación completa del recorrido técnico.

Introducción: algo más que duplicar la velocidad

Después de trabajar en la industria de centros de datos y servidores de IA durante tantos años, la pregunta que más me hacen es: ¿Cuál es la diferencia real entre PCIe 5.0 y 6.0? ¿No es simplemente duplicar la velocidad?

Cada vez que escucho esta pregunta, tengo que desglosarla para todos: la actualización de PCIe 5.0 a 6.0 es mucho más dramática que las generaciones anteriores. De 3.0 a 4.0 y de 4.0 a 5.0, aunque la velocidad también se duplicó, la ruta técnica siguió siendo básicamente la misma: ambos utilizaron codificación NRZ y arquitecturas de ecualización similares. Pero de 5.0 a 6.0, toda la base técnica de la capa física ha sido reemplazada por completo.

Para ayudar a todos a comprender cuán exhaustiva es esta actualización, he elaborado una comparación detallada que es fácil de entender, no es necesario pensar demasiado en ella.

Primero, aquí hay una tabla de comparaciones de parámetros principales, para que pueda ver las diferencias de un vistazo:

A continuación, desglosaré lo que hay detrás de cada una de estas diferencias una por una, utilizando un lenguaje sencillo en todo momento, sin jerga oscura, para garantizar que todos puedan entenderlo.

1. Método de codificación: un cambio fundamental de NRZ a PAM4

Ésta es la diferencia fundamental entre las dos generaciones y, una vez que la entiendas, todas las demás diferencias serán fáciles de comprender.

PCIe 5.0 y todas las versiones anteriores utilizan codificación NRZ, también conocida como codificación sin retorno a cero o PAM2 para abreviar. En pocas palabras, envía 1 bit por intervalo unitario (coloquialmente, "cada breve tiempo de transmisión"), ya sea 0 o 1. El diagrama de ojo de señal (que se puede considerar como un diagrama de "claridad" de la señal) es un gran "ojo", que es muy intuitivo.

PCIe 6.0, sin embargo, utiliza por primera vez la codificación PAM4 (modulación de amplitud de pulso de cuatro niveles). Su ventaja es que puede enviar 2 bits por intervalo unitario, correspondientes a cuatro niveles: 00, 01, 10 y 11. Como resultado, el diagrama de ojo de señal se convierte en tres pequeños "ojos" apilados, lo que equivale a ajustar el doble de información en la misma cantidad de tiempo.

Mucha gente se preguntará: ¿Cómo puede PAM4 duplicar la velocidad sin aumentar la frecuencia?

En realidad, es bastante simple: la frecuencia Nyquist de PCIe 5.0 es de 16 GHz (la mitad de 32 GT/s). Después de que PCIe 6.0 adopte PAM4, aunque la velocidad se duplica a 64GT/s, la frecuencia Nyquist sigue siendo de 16GHz, porque transmite 1 bit extra por intervalo unitario. Esto significa que la frecuencia fundamental de la señal no cambia, por lo que los requisitos de frecuencia para la placa de circuito impreso (PCB) y los conectores no aumentan significativamente, y la distancia de transmisión puede ser similar a la de 5.0, sin necesidad de modificar el diseño de transmisión del hardware.

Pero no hay nada gratis: PAM4 también tiene sus deficiencias, que debemos dejar claras:

1. Claridad de señal degradada: la amplitud general del voltaje es fija y cada uno de los tres "ojos pequeños" de PAM4 tiene solo un tercio de la altura del "ojo grande" de NRZ. En teoría, la claridad de la señal (relación señal-ruido) del PAM4 es aproximadamente 9,5 dB peor que la del NRZ, lo que simplemente significa que es más susceptible a las interferencias.

2. Capacidad antiinterferencias más débil: ya sea interferencia de la fuente de alimentación, diafonía entre señales o reflejo de señales, es más probable que todos causen errores de bits (errores de transmisión de datos) en un sistema PAM4.

3. Pruebas más complicadas: en el pasado, para probar señales solo era necesario medir un "ojo grande", pero ahora tenemos que medir tres "ojos pequeños" y prestar atención a nuevos indicadores como la linealidad (RLM), lo que aumenta significativamente la dificultad y el costo de las pruebas.

2. Estructura del flujo de datos: el modo Flit es obligatorio

PCIe 5.0 todavía usa el método antiguo: codificación 128b/130b, que tiene una "sobrecarga" de aproximadamente el 1,5% (lo que significa que cuando se transmiten datos, hay que enviar un poco de contenido auxiliar irrelevante adicional). También admite paquetes TLP ("paquetes" de datos para transmisión) de diferentes tamaños, un modo llamado "Non-Flit". Cada "paquete" tiene su propio cheque (CRC), lo que equivale a una "etiqueta antifalsificación" exclusiva para cada paquete.

Para coincidir con la codificación PAM4 y la tecnología de corrección de errores FEC que analizaremos más adelante, PCIe 6.0 debe habilitar el modo Flit (en pocas palabras, "paquetes de datos" de tamaño fijo). Un Flit es un bloque de datos de longitud fija (256 bytes) y su estructura interna es clara y se divide en:

- 235 bytes de TLP: los datos centrales que realmente deben transmitirse

- 6 bytes de DLP: equivalente a una "etiqueta de capa intermedia" para los datos, responsable de la conexión de transmisión de la capa de enlace

- 8 bytes de CRC: un código de verificación utilizado para verificar si los datos se transmitieron correctamente

- 6 bytes de FEC: "Datos de copia de seguridad" para corrección de errores, que explicaremos en detalle más adelante

Mucha gente puede preguntarse: ¿Por qué tenemos que utilizar "paquetes" de tamaño fijo? Las razones son simples, sólo tres puntos:

1.  Conveniente para la corrección de errores FEC: la corrección de errores FEC se calcula en bloques de longitud fija y un Flit es exactamente una unidad de procesamiento completa; no es necesario dividirla, lo que la hace más eficiente.

2.  Reducción de gastos generales: se han optimizado los antiguos gastos generales adicionales, como encabezados de sincronización y tokens de encuadre. Aunque los paquetes son de tamaño fijo, la utilización general del ancho de banda en realidad mejora.

3. Manejo de errores más sencillo: primero, FEC corrige pequeños errores corregibles en el momento y luego CRC vuelve a comprobarlos. Si no se puede solucionar, se inicia una retransmisión. El proceso es claro y no implica problemas de ida y vuelta.

3. Tasa de error de bits y mecanismo de corrección de errores: función de corrección de errores FEC recientemente agregada

PCIe 5.0 tiene requisitos muy estrictos para los errores de transmisión de datos: la tasa de error de bit de extremo a extremo (simplemente la probabilidad de transmisión de datos incorrecta) no debe exceder 1E-12, lo que significa como máximo 1 error de bit por cada billón de bits transmitidos. Se basa en la tecnología de ecualización de la capa física más la retransmisión de la capa de enlace, sin una función de corrección de errores dedicada.

Debido a que la codificación PAM4 es inherentemente más propensa a errores de bits, PCIe 6.0 agrega específicamente una corrección de errores directa ligera (FEC para abreviar; coloquialmente, "copia de seguridad de corrección de errores" que se lleva durante la transmisión). La especificación también define un nuevo indicador llamado FBER (Tasa de error del primer bit), que requiere ≤ 1E-6. Aunque esto parece menos estricto que el requisito de 5.0, con la ayuda de FEC, la capacidad general de corrección de errores es en realidad más sólida.

¿Cómo funciona FEC? Es simple: al enviar datos, se calculan 6 bytes de información redundante FEC (es decir, "datos de respaldo") para cada Flit y se envían junto con él. Después de recibir, el receptor primero usa FEC para corregir pequeños errores corregibles en el acto. Si el error es demasiado grande para que FEC lo solucione, CRC lo detecta e inicia una retransmisión.

Las ventajas de este mecanismo de dos pasos "FEC primero para la corrección de errores y luego CRC para la verificación de errores" son particularmente obvias:

- La mayoría de los errores pequeños de un solo bit pueden corregirse directamente mediante FEC sin retransmisión, lo que mantiene la latencia bajo control y no reduce la velocidad general.

- La probabilidad de retransmisión es muy baja, controlada dentro de 5E-6, y el consumo de ancho de banda adicional es sólo del 0,05%, lo que apenas afecta al uso normal.

- En comparación con RS-FEC de Ethernet (latencia de aproximadamente 100 nanosegundos), el FEC liviano de PCIe 6.0 tiene una latencia mucho menor y no afectará el funcionamiento normal de los dispositivos.

4. Ecualización del receptor: mejora significativa en la capacidad de corrección de errores

Durante la transmisión de señales a alta velocidad, las señales se atenuarán, al igual que el sonido se vuelve más silencioso a medida que viaja. En este momento, se necesita tecnología de "ecualización" para compensar, permitiendo que el receptor reciba la señal con claridad. El DFE (ecualización de retroalimentación de decisiones, un tipo de tecnología de corrección de errores) de referencia de PCIe 5.0 tiene 3 toques, lo que equivale a solo 3 "asistentes de corrección de errores".

Debido a que las señales PAM4 son más susceptibles a las interferencias, PCIe 6.0 tiene requisitos más altos en cuanto a capacidad de corrección de errores. El DFE de referencia salta a 16 toques, lo que equivale a varias veces más "asistentes de corrección de errores". La capacidad de procesamiento de señales digitales del receptor también ha mejorado enormemente, siendo más capaz de eliminar la "interferencia de cola" (la interferencia adicional que queda después de la transmisión de la señal).

Además, CTLE (ecualización lineal en tiempo continuo) también se ha actualizado, de 4 polos/2 ceros a 6 polos/3 ceros, con una mayor capacidad para compensar la atenuación de la señal.

Mucha gente se preguntará: ¿Por qué necesitamos tantos "asistentes de corrección de errores" (taps)? Porque los tres "ojos pequeños" de PAM4 tienen diferentes requisitos de ecualización, especialmente los ojos superior e inferior, que son más susceptibles a interferencias no lineales. Sólo un DFE más fuerte puede ajustar los tres "ojos pequeños" para que sean claros, asegurando que la señal se pueda recibir normalmente.

5. Integridad de la señal: requisitos más estrictos, sin lugar a concesiones

De la tabla de parámetros anterior se desprende claramente que los requisitos de prueba de PCIe 6.0 son mucho más estrictos que los de 5.0. Analicemos exactamente qué tan estrictos son, uno por uno:

- Altura del ojo de prueba Rx: reducida de 15 mV en 5.0 a 6 mV en 6.0 (solo para el ojo superior), lo que equivale a más del doble del "estándar de claridad" para las señales.

- Ancho del ojo de prueba Rx: reducido de 9,375 ps en 5.0 a 3,125 ps en 6.0 (aún para el ojo superior), lo que también aumenta en gran medida el requisito de precisión del tiempo.

- Requisito de fluctuación del reloj de referencia: ajustado de ≤0,25 ps RMS a ≤0,15 ps RMS. En pocas palabras, el requisito de estabilidad del reloj es mayor, sin margen de desviación.

- Presupuesto de pérdida de canal: reducido de 36 dB a 16 GHz a 32 dB a 16 GHz, lo que significa que la atenuación de la señal durante la transmisión no puede ser demasiado grande y los requisitos de hardware son más estrictos.

Esto significa que los diseños que eran "suficientemente buenos" en la era PCIe 5.0 serán completamente inútiles en la era 6.0. Cada orificio de la PCB, cada milímetro de cableado y cada conector deben controlarse con precisión, sin lugar a descuidos.

Aquí hay varios desafíos clave, que destacaré para todos:

1. Material de PCB: Debe utilizar materiales de pérdida ultrabaja, como MEGTRON 7 y RO4835. Los materiales FR-4 comunes que utilizamos habitualmente no pueden soportar la atenuación de la señal a 32 GHz y fácilmente causarán errores en la transmisión de datos si se usan.

2. Conectores: los conectores de montaje en superficie se han convertido en estándar y el proceso de ajuste a presión debe ser extremadamente preciso. Una ligera desviación afectará la señal y provocará una transmisión inestable.

3. Estabilidad de la fuente de alimentación: PAM4 es muy sensible a las interferencias de la fuente de alimentación. El diseño anterior de la fuente de alimentación no puede cumplir con los requisitos en absoluto, por lo que la red de distribución de energía (PDN) debe rediseñarse para garantizar un suministro de energía estable.

4. Control de diafonía: el espaciado de los pares diferenciales, las vías de tierra blindada: no se puede omitir cada detalle. Un ligero descuido provocará interferencias entre las señales y afectará la calidad de la transmisión.

6. Perspectivas comerciales: el nivel empresarial primero, el nivel del consumidor debe esperar

Desde una perspectiva de aplicación práctica, el posicionamiento de estas dos generaciones de productos es muy diferente. Dividámoslo en dos categorías, para que todos puedan entenderlo de un vistazo.

PCIe 5.0 ahora es completamente popular en servidores de IA y centros de datos. Ya sean las tarjetas gráficas de la serie RTX 50 de NVIDIA, las tarjetas gráficas de la serie RX 9000 de AMD o las unidades de estado sólido (SSD) de nivel empresarial, todas son compatibles con PCIe 5.0 y se utilizan ampliamente.

Por el contrario, la comercialización de PCIe 6.0 es relativamente lenta. Aunque la especificación se publicó a principios de 2022, los dispositivos realmente disponibles no llegarán al mercado hasta 2026. Hay tres razones realistas principales para esto:

1. Alto costo: el costo de grabación de un controlador PCIe 6.0 es de aproximadamente 20 a 35 millones de dólares estadounidenses, el doble que el de 5.0. Los fabricantes tienen altos costos de inversión y no lo pondrán fácilmente en producción en masa.

2. Umbral técnico alto: el diseño de PAM4, la verificación del producto y las pruebas requieren una cadena de herramientas completamente nueva. Muchos fabricantes aún no dominan esta tecnología y no pueden producir productos calificados en poco tiempo.

3. Demandas divergentes: los centros de datos de IA y computación de alto rendimiento (HPC) realmente necesitan el gran ancho de banda de PCIe 6.0 para una transmisión de datos más rápida y una mayor eficiencia. Sin embargo, para las computadoras de consumo y las consolas de juegos comunes, casi no hay demanda de 6.0: los SSD PCIe 5.0 actuales ya son tan rápidos que los usuarios no pueden percibir la diferencia; velocidades más rápidas son innecesarias.

Según las previsiones de la industria, es posible que PCIe 6.0 no sea popular en el mercado de consumo hasta después de 2030. Pero en el campo de nivel empresarial, especialmente en los servidores de IA, la implementación a gran escala comenzará en 2026-2027, aterrizando por primera vez en campos profesionales.

Resumen: La diferencia esencial entre las dos generaciones

Volviendo a la pregunta original: ¿Cuál es la diferencia real entre PCIe 5.0 y 6.0?

Para resumirlo en lenguaje sencillo: 5.0 es el techo de la era de codificación NRZ, llevando la tecnología antigua a su límite; mientras que 6.0 es el punto de partida de la era de la codificación PAM4, abriendo una ruta técnica completamente nueva.

Para los ingenieros, trabajar en PCIe 5.0 pone a prueba su capacidad para refinar y perfeccionar tecnologías antiguas; Trabajar en PCIe 6.0 pone a prueba su capacidad para aprender nuevas tecnologías y adaptarse a nuevas rutas. Para toda la industria, 5.0 es una tecnología madura que es utilizable y confiable hoy, mientras que 6.0 es la dirección futura, pero este futuro vendrá primero de los centros de datos y luego lentamente se abrirá paso en las vidas de los usuarios comunes.

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