Szczegółowe wyjaśnienie różnic między PCIe 5.0 i PCIe 6.0

Epigraf: Od 32GT/s do 64GT/s może wydawać się to podwojeniem prędkości, ale kryje się za tym całkowita transformacja drogi technicznej.

Wprowadzenie: więcej niż tylko podwojenie prędkości

Po tylu latach pracy w branży serwerów AI i centrów danych najczęściej zadawane mi pytanie brzmi: Jaka jest prawdziwa różnica między PCIe 5.0 a 6.0? Czy to nie jest po prostu podwojenie prędkości?

Za każdym razem, gdy słyszę to pytanie, muszę je wszystkim wytłumaczyć: aktualizacja z PCIe 5.0 do 6.0 jest znacznie bardziej dramatyczna niż w przypadku poprzednich generacji. Z wersji 3.0 na 4.0 i z 4.0 na 5.0, chociaż prędkość również się podwoiła, trasa techniczna pozostała w zasadzie taka sama — w obu przypadkach zastosowano kodowanie NRZ i podobne architektury korekcji. Ale z wersji 5.0 na 6.0 całkowicie wymieniono cały fundament techniczny warstwy fizycznej.

Aby pomóc wszystkim zrozumieć, jak dogłębna jest ta aktualizacja, przygotowałem szczegółowe porównanie, które jest łatwe do zrozumienia i nie wymaga nadmiernego myślenia.

Po pierwsze, oto tabela porównań podstawowych parametrów, dzięki której od razu widać różnice:

Następnie wyjaśnię, co kryje się za każdą z tych różnic, po kolei, używając prostego języka – bez mało znanego żargonu, więc gwarantuję, że każdy to zrozumie.

1. Metoda kodowania: zasadnicza zmiana z NRZ na PAM4

To jest podstawowa różnica między tymi dwoma pokoleniami i kiedy to zrozumiesz, wszystkie inne różnice będą łatwe do uchwycenia.

PCIe 5.0 i wszystkie poprzednie wersje wykorzystują kodowanie NRZ, znane również jako kodowanie bez powrotu do zera, w skrócie PAM2. Mówiąc najprościej, wysyła 1 bit na jednostkę interwału (potocznie „każdy krótki czas transmisji”) — albo 0, albo 1. Diagram oka sygnału (który można uważać za diagram „przejrzystości” sygnału) to duże „oko”, co jest bardzo intuicyjne.

Jednak PCIe 6.0 po raz pierwszy wykorzystuje kodowanie PAM4 (czteropoziomowa modulacja amplitudy impulsu). Jego zaletą jest to, że może wysyłać 2 bity na interwał jednostkowy, co odpowiada czterem poziomom: 00, 01, 10 i 11. W rezultacie diagram oka sygnału składa się z trzech małych „oczek” ułożonych razem, co jest równoznaczne z dopasowaniem dwukrotnie większej ilości informacji w tym samym czasie.

Wiele osób może zapytać: w jaki sposób PAM4 może podwoić prędkość bez zwiększania częstotliwości?

W rzeczywistości jest to całkiem proste: częstotliwość Nyquista PCIe 5.0 wynosi 16 GHz (połowa z 32 GT/s). Po przyjęciu PAM4 przez PCIe 6.0, mimo że prędkość podwoiła się do 64GT/s, częstotliwość Nyquista pozostaje na poziomie 16 GHz, ponieważ przesyła 1 dodatkowy bit na interwał jednostkowy. Oznacza to, że podstawowa częstotliwość sygnału nie zmienia się, więc wymagania dotyczące częstotliwości dla płytki drukowanej (PCB) i złączy nie rosną znacząco, a odległość transmisji może być podobna do tej w przypadku 5.0, bez konieczności modyfikowania konstrukcji transmisji sprzętowej.

Ale nie ma darmowego lunchu – PAM4 ma również swoje wady, które musimy wyjaśnić:

1. Obniżona klarowność sygnału: Ogólna amplituda napięcia jest stała, a każde z trzech „małych oczu” PAM4 ma tylko jedną trzecią wysokości „wielkiego oka” NRZ. Teoretycznie klarowność sygnału (stosunek sygnału do szumu) PAM4 jest o około 9,5 dB gorsza niż NRZ, co oznacza po prostu, że jest on bardziej podatny na zakłócenia.

2. Słabsza zdolność przeciwzakłóceniowa: niezależnie od tego, czy są to zakłócenia zasilania, przesłuchy między sygnałami, czy odbicia sygnału, wszystkie te czynniki z większym prawdopodobieństwem powodują błędy bitowe (błędy transmisji danych) w systemie PAM4.

3. Bardziej kłopotliwe testowanie: w przeszłości testowanie sygnałów wymagało zmierzenia tylko jednego „dużego oka”, ale teraz musimy zmierzyć trzy „małe oczy” i zwrócić uwagę na nowe wskaźniki, takie jak liniowość (RLM), co znacznie zwiększa trudność i koszt testowania.

2. Struktura strumienia danych: tryb Flit jest obowiązkowy

PCIe 5.0 nadal wykorzystuje starą metodę: kodowanie 128b/130b, które wiąże się z „narzutem” wynoszącym około 1,5% (co oznacza, że ​​podczas przesyłania danych trzeba wysłać trochę dodatkowej, nieistotnej zawartości pomocniczej). Obsługuje także pakiety TLP („pakiety” danych do transmisji) o różnych rozmiarach, w trybie zwanym „Non-Flit”. Każdy „pakiet” ma swój własny czek (CRC), który jest równoznaczny z ekskluzywną „etykietą zapobiegającą podrabianiu” dla każdego pakietu.

Aby dopasować kodowanie PAM4 i technologię korekcji błędów FEC, którą omówimy później, PCIe 6.0 musi umożliwiać tryb Flit (po prostu „pakiety danych” o stałym rozmiarze). Flit to blok danych o stałej długości – 256 bajtów – a jego wewnętrzna struktura jest przejrzysta i dzieli się na:

- 235 bajtów TLP: podstawowe dane, które faktycznie muszą zostać przesłane

- 6 bajtów DLP: Odpowiednik „etykiety warstwy środkowej” dla danych, odpowiedzialnej za połączenie transmisyjne w warstwie łącza

- 8 bajtów CRC: Kod kontrolny używany do sprawdzenia, czy dane zostały przesłane prawidłowo

- 6 bajtów FEC: „Dane zapasowe” do korekcji błędów, co szczegółowo wyjaśnimy później

Wiele osób może się zastanawiać: dlaczego musimy używać „pakietów” o stałym rozmiarze? Powody są proste, wystarczą trzy punkty:

1. Wygodny w przypadku korekcji błędów FEC: korekcja błędów FEC jest obliczana w blokach o stałej długości, a Flit jest dokładnie kompletną jednostką przetwarzającą – nie ma potrzeby jej dzielenia, co zwiększa wydajność.

2. Mniejsze koszty ogólne: stare dodatkowe koszty ogólne, takie jak nagłówki synchronizacji i tokeny ramek, zostały zoptymalizowane. Chociaż pakiety mają stały rozmiar, ogólne wykorzystanie przepustowości jest w rzeczywistości lepsze.

3. Łatwiejsza obsługa błędów: Najpierw FEC naprawia małe, możliwe do naprawienia błędy na miejscu, a następnie CRC sprawdza ponownie. Jeśli nie da się tego naprawić, inicjowana jest retransmisja. Proces jest przejrzysty i nie wiąże się z ciągłymi problemami.

3. Bitowy współczynnik błędów i mechanizm korekcji błędów: Nowo dodana funkcja korekcji błędów FEC

PCIe 5.0 ma bardzo rygorystyczne wymagania dotyczące błędów transmisji danych: współczynnik błędów bitowych od końca do końca (po prostu prawdopodobieństwo nieprawidłowej transmisji danych) nie może przekraczać 1E-12, co oznacza maksymalnie 1 błąd bitowy na każdy 1 bilion przesłanych bitów. Opiera się na technologii korekcji warstwy fizycznej i retransmisji w warstwie łącza, bez dedykowanej funkcji korekcji błędów.

Ponieważ kodowanie PAM4 jest z natury bardziej podatne na błędy bitowe, PCIe 6.0 specjalnie dodaje lekką korekcję błędów w przód (w skrócie FEC; potocznie „kopia zapasowa korekcji błędów” przenoszona podczas transmisji). Specyfikacja definiuje także nowy wskaźnik o nazwie FBER (First Bit Error Rate), który wymaga ≤ 1E-6. Chociaż wydaje się to luźniejsze niż wymagania wersji 5.0, przy wsparciu FEC ogólna zdolność korekcji błędów jest w rzeczywistości większa.

Jak działa FEC? To proste: podczas wysyłania danych dla każdego Flit obliczane jest 6 bajtów nadmiarowych informacji FEC (tj. „danych zapasowych”) i wysyłanych wraz z nim. Po otrzymaniu odbiorca najpierw używa FEC, aby na miejscu naprawić drobne błędy, które można naprawić. Jeśli błąd jest zbyt duży, aby FEC mógł go naprawić, CRC wykrywa go i inicjuje retransmisję.

Zalety tego dwuetapowego mechanizmu „najpierw FEC do korekcji błędów, a następnie CRC do weryfikacji błędów” są szczególnie oczywiste:

- Większość jednobitowych małych błędów można naprawić bezpośrednio przez FEC bez retransmisji, utrzymując opóźnienia pod kontrolą i nie spowalniając ogólnej prędkości.

- Prawdopodobieństwo retransmisji jest bardzo niskie, kontrolowane w ramach 5E-6, a dodatkowe zużycie pasma wynosi tylko około 0,05%, co ledwo wpływa na normalne użytkowanie.

- W porównaniu do RS-FEC w sieci Ethernet (opóźnienie około 100 nanosekund), lekki FEC PCIe 6.0 ma znacznie mniejsze opóźnienia i nie wpływa na normalne działanie urządzeń.

4. Wyrównanie odbiornika: znacząca poprawa możliwości korekcji błędów

Podczas transmisji sygnału z dużą szybkością sygnały będą tłumione — podobnie jak dźwięk staje się cichszy im dalej się przemieszcza. W tej chwili potrzebna jest technologia „wyrównania”, aby skompensować, umożliwiając odbiornikowi wyraźny odbiór sygnału. Referencyjny interfejs PCIe 5.0 DFE (Decision Feedback Equalization, rodzaj technologii korekcji błędów) ma 3 zaczepy, co odpowiada tylko 3 „asystentom korekcji błędów”.

Ponieważ sygnały PAM4 są bardziej podatne na zakłócenia, PCIe 6.0 ma wyższe wymagania dotyczące możliwości korekcji błędów. Referencyjny DFE przeskakuje do 16 dotknięć – co odpowiada kilkukrotnie większej liczbie „asystentów korekcji błędów”. Znacznie poprawiono także możliwości cyfrowego przetwarzania sygnału odbiornika, dzięki czemu jest on w stanie lepiej eliminować „zakłócenia ogonowe” (dodatkowe zakłócenia pozostałe po transmisji sygnału).

Ponadto ulepszono także funkcję CTLE (Continious Time Linear Equalization) z 4 biegunów/2 zera do 6 biegunów/3 zera, z większą możliwością kompensacji tłumienia sygnału.

Wiele osób może zapytać: po co nam tak wielu „asystentów korekcji błędów” (kranów)? Ponieważ trzy „małe oczka” PAM4 mają różne wymagania dotyczące korekcji — szczególnie górne i dolne oczka, które są bardziej podatne na zakłócenia nieliniowe. Tylko silniejszy DFE może wyregulować wszystkie trzy „małe oczka”, aby były wyraźne, zapewniając normalny odbiór sygnału.

5. Integralność sygnału: bardziej rygorystyczne wymagania, nie ma miejsca na kompromisy

Z powyższej tabeli parametrów jasno wynika, że ​​wymagania testowe PCIe 6.0 są znacznie bardziej rygorystyczne niż wymagania testowe PCIe 5.0. Przyjrzyjmy się dokładnie, jak bardzo są one rygorystyczne, jeden po drugim:

- Wysokość oka testowego Rx: zmniejszona z 15 mV w trybie 5,0 do 6 mV w trybie 6,0 (tylko dla górnego oka), co odpowiada ponad dwukrotnemu zwiększeniu „standardu przejrzystości” sygnałów.

- Szerokość oka testowego Rx: zmniejszona z 9,375 ps w 5,0 do 3,125 ps w 6,0 (nadal dla górnego oka), co również znacznie zwiększa wymagania dotyczące dokładności czasu.

- Wymagania dotyczące jittera zegara referencyjnego: zwiększono z ≤0,25 ps RMS do ≤0,15 ps RMS. Mówiąc najprościej, wymagania dotyczące stabilności zegara są wyższe i nie ma miejsca na odchylenia.

- Budżet strat kanału: zmniejszony z 36 dB przy 16 GHz do 32 dB przy 16 GHz, co oznacza, że ​​tłumienie sygnału podczas transmisji nie może być zbyt duże, a wymagania sprzętowe są bardziej rygorystyczne.

Oznacza to, że projekty, które były „wystarczająco dobre” w erze PCIe 5.0, w erze 6.0 będą zupełnie bezużyteczne. Każdy otwór na płytce drukowanej, każdy milimetr okablowania i każde złącze muszą być precyzyjnie kontrolowane – nie ma miejsca na nieostrożność.

Jest tu kilka kluczowych wyzwań, które przedstawię każdemu:

1. Materiał PCB: należy stosować materiały o bardzo niskich stratach, takie jak MEGTRON 7 i RO4835. Zwykłe materiały FR-4, których zwykle używamy, nie są w stanie wytrzymać tłumienia sygnału przy 32 GHz i w przypadku użycia łatwo powodują błędy w transmisji danych.

2.  Złącza: Złącza do montażu powierzchniowego stały się standardem, a proces wciskania musi być niezwykle precyzyjny. Niewielkie odchylenie będzie miało wpływ na sygnał i spowoduje niestabilną transmisję.

3. Stabilność zasilania: PAM4 jest bardzo wrażliwy na zakłócenia zasilania. Poprzedni projekt zasilacza w ogóle nie spełniał wymagań, dlatego należy przeprojektować sieć dystrybucji energii (PDN), aby zapewnić stabilne zasilanie.

4. Kontrola przesłuchów: odstępy par różnicowych, przelotki ekranowanej masy – nie można pominąć żadnego szczegółu. Niewielkie niedopatrzenie spowoduje przesłuchy pomiędzy sygnałami i wpłynie na jakość transmisji.

6. Perspektywy komercyjne: najpierw klasa korporacyjna, a klasa konsumencka jeszcze poczekać

Z praktycznego punktu widzenia, umiejscowienie tych dwóch generacji produktów jest bardzo różne. Podzielmy to na dwie kategorie, aby każdy mógł zrozumieć na pierwszy rzut oka.

PCIe 5.0 jest obecnie w pełni popularne w serwerach AI i centrach danych. Niezależnie od tego, czy są to karty graficzne NVIDIA z serii RTX 50, karty graficzne AMD z serii RX 9000, czy też dyski półprzewodnikowe (SSD) klasy korporacyjnej, wszystkie obsługują PCIe 5.0 i są szeroko stosowane.

Natomiast komercjalizacja PCIe 6.0 jest stosunkowo powolna. Chociaż specyfikacja została opublikowana na początku 2022 r., faktycznie dostępne urządzenia trafią na rynek dopiero w 2026 r. Istnieją trzy główne, realistyczne powody:

1. Wysoki koszt: koszt taśmy kontrolera PCIe 6.0 wynosi około 20–35 milionów dolarów amerykańskich, czyli dwukrotnie więcej niż w przypadku kontrolera 5.0. Producenci ponoszą wysokie koszty inwestycyjne i niełatwo będzie wprowadzić je do masowej produkcji.

2. Wysoki próg techniczny: projektowanie PAM4, weryfikacja produktu i testowanie wymagają zupełnie nowego zestawu narzędzi. Wielu producentów nie opanowało jeszcze tej technologii i nie jest w stanie wyprodukować odpowiednich produktów w krótkim czasie.

3. Rozbieżne wymagania: centra danych oparte na sztucznej inteligencji i obliczeniach o wysokiej wydajności (HPC) naprawdę potrzebują dużej przepustowości PCIe 6.0, aby zapewnić szybszą transmisję danych i wyższą wydajność. Jednak w przypadku zwykłych komputerów konsumenckich i konsol do gier zapotrzebowanie na wersję 6.0 prawie nie istnieje — obecne dyski SSD PCIe 5.0 są już tak szybkie, że użytkownicy nie zauważają różnicy; większe prędkości są niepotrzebne.

Według prognoz branżowych PCIe 6.0 może nie być popularne na rynku konsumenckim dopiero po 2030 r. Jednak w obszarze klasy korporacyjnej, zwłaszcza serwerów AI, wdrażanie na dużą skalę rozpocznie się w latach 2026–2027, najpierw w obszarach profesjonalnych.

Podsumowanie: Zasadnicza różnica między dwoma pokoleniami

Wracając do pierwotnego pytania: jaka jest prawdziwa różnica między PCIe 5.0 a 6.0?

Podsumowując prostym językiem: 5.0 to szczyt ery kodowania NRZ, wypychający starą technologię do granic możliwości; podczas gdy wersja 6.0 jest punktem wyjścia ery kodowania PAM4, otwierając zupełnie nową drogę techniczną.

Dla inżynierów praca nad PCIe 5.0 testuje ich zdolność do udoskonalania i udoskonalania starych technologii; praca nad PCIe 6.0 testuje ich zdolność do uczenia się nowych technologii i dostosowywania się do nowych tras. Dla całej branży 5.0 to dojrzała technologia, która jest użyteczna i niezawodna już dziś, natomiast 6.0 to kierunek na przyszłość – ale ta przyszłość najpierw nadejdzie od centrów danych, a potem powoli wkroczy w życie zwykłych użytkowników.

|(Uwaga: części dokumentu mogą byćsztuczna inteligencjaspowodować)